JPS5934189Y2 - コンパレ−タ - Google Patents

Description

【考案の詳細な説明】 この考案は２つのアナログ入力の大小関係を比較して２
値のデジタル出力（０，１出力）を生じるコンパレータ
に関する。

従来のこの種のコンパレータは、第１図に示すように構
成されるのが普通である。

すなわち２つの比較回路（具体的にばＯＰアンプ）ＩＬ
２１を用い、アナログ入力Ａ、Ｂをそれぞれ逆に接続す
る。

なお、抵抗１２，１３，２２，２３は入力抵抗、抵抗１
４，１９，２４，２９は接地抵抗、抵抗１５．２５は帰
還抵抗、可変抵抗１６ 、２６は入力Ａ、ＢのＡ＝Ｂに
相当する不感巾を調整するためのものである。

デジタル出力Ｃ，Ｄは比較回路１１．１２の出力端より
抵抗１７；２７、ダイオード１８ 、２８を経て取り出
される。

出力Ｃ９Ｄは、入力Ａ、Ｂの状態に応じて次表に示すよ
うになる。

本考案は、上記従来のものに比して、回路構成簡単でか
つ部品点数の少ないコンパレータを提供することを目的
とする。

以下本考案の一実施例につき図面を参照しながら説明す
る。

第２図において、２つのアナログ人力Ａ、Ｂが入力され
ている１個の比較回路（具体的にはＯＰアンプ等からな
る。

）３１の出力端にはダイオード３７としきい電圧１５ボ
ルトの定電圧ダイオード３９の一端がそれぞれ接続され
ており、ダイオード３７と定電圧ダイオード３９の他端
には抵抗３８．４０の一端が接続されている。

抵抗３８の他端は接地され、抵抗４０の他端には１５ボ
ルトの電圧が加えられている。

なお、抵抗３２．３３は入力抵抗、抵抗３４は接地抵抗
、抵抗３５は帰還用、可変抵抗３６はアナログ人力Ａ。

ＢのＡ＝Ｂに相当する不感巾を調整するためのものであ
る。

比較回路３１が、±１５ボルトまたはＯボルトを出力す
るものとすると、Ａ＞Ｂの場合比較回路出力は一１５ボ
ルトとなるから、出力Ｃはダイオ−ド３７によりカット
されて０ボルトとなる。

一方、定電圧ダイオード３９のしきい電圧が１５ボルト
であるから、抵抗４０及び定電圧ダイオード３９を経て
比較回路３１の出力端に電流が流れ込み、抵抗４０で１
５ボルトの電圧降下が生じて、結局出力りはＯボルトと
なる。

Ａ＝Ｂの場合には比較回路出力はＯボルトであるため、
ダイオード３７、定電圧ダイオード３９ともにカットオ
フ状態で出力ＣはＯボルト、出力りは１５ボルトとなる
。

Ａ＜Ｂの場合は、比較回路出力は＋１５ボルトとなるか
ら、ダイオード３７は導通し、出力Ｃは１５ボルトとな
り、定電圧ダイオード３９はカットオフの状態であるた
め出力りは１５ボルトとなる。

したがって次表に示すように、入力の３状態に応じた出
力Ｃ，Ｄを得ることができる。

なおこの回路ではＣ＝１．Ｄ＝００状態はあり得ない（
従来の第１図の回路では、各比較回路１１゜２１のゲイ
ンが高くかつオフセットの状態如何によってはＣ＝１．
Ｄ＝１の状態が生じることがあり、この状態では入力の
比較は不能である）。

なお、抵抗４０の一端に加える電圧や、定電圧ダイオー
ド３９のしきい電圧は上記のものに限られない。

例えば、第３図のように第２図の回路に抵抗４１を付加
し、定電圧ダイオード３９のしきい電圧を１０ボルトと
し、抵抗４０の一端に５ボルトを印加するようにしても
よい。

比較回路３１の出力が±１５ボルト及びＯボルトをとる
ものとし、抵抗４０．４１の値を同一（例えば１０キロ
オーム）、抵抗３８の値を抵抗４０．４１の値の半分（
例えば５キロオーム）とすれば、出力Ｃ９Ｄは下表のよ
うになる。

次にこのコンパレータを適用した、 ＤＣ （Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌ）
のＰＩＤ演算回路につき第４図を参照して説明する。

コンピュータ制御の場合にはＣＰＵ （中央演算装置）
５１からの加算／減算指令及び速度型出力であるクロッ
クパルスがそれぞれ連動する切換スイッチ６１゜６３を
経てカウンタ５２に入力されるようになっており、カウ
ンタ５２の出力はＤ／Ａ変換器５３で変換されてアナロ
グ出力となったのちスイッチ６１．６３と連動する切換
スイッチ６２、パワーアンプ５４を経てアナログ電流出
力として出力される。

ハードマニュアル制御の場合には、切換スイッチ６２を
経てハードマニュアル設定器５５の出力がパワーアンプ
５４を経て出力されるが、このとき設定器５５の出力は
本考案に係るコンパツタ５６の入力Ｂに入力される。

また同時に切換スイッチ６Ｌ６３も切換えられて、カウ
ンタ５２の加算／減算指令としてＮＯＴ回路５７の出力
が与えられ、クロックパルスとしてＡＮＤゲート５９を
経たパルスジェネレータ６０からの一定周期のパルスが
与えられる。

コンパレータ５６の入力ＡにはＤ／Ａ変換器５３の出力
が入力され、その出力Ｃ，Ｄは前記ＮＯＴ回路５７及び
ＮＡＮＤゲート５８にそれぞれ人力される。

ＮＡＮＤゲート５８の他方の入力ばＮＯＴ回路５７から
与えられ、このゲート５８の出力によって前記ＡＮＤゲ
ート５９が制御される。

したがってＡ＞ＢｔたはＡくＢのときは、Ｃ＝Ｄ＝０−
！たはＣ＝Ｄ＝１であるからＮＡＮＤゲート５８の出力
はＩｔ Ｉ ＩＴであるからパルスジェネレータ６０か
らのパルスがＡＮＤ ゲート５９を経てカウンタ５２に
入力され、Ａ＝ＢのときはＮＡＮＤゲート５８の出力は
ＩＴ □ ＩＴとなってカウンタ５２のクロックパルス
は入力されない。

またＡ≧ＢのときＣ−ＯでＮＯＴ回路出力ＩＩ Ｉ Ｉ
Ｔとなるからカウンタ５２は減算し、Ａ＜ＢのときＣ＝
１、ＮＯＴ回路出力００１１でカウンタ５２は加算する
。

すなわち設定器５５の出力よりＤ／Ａ変換器５３の出力
が小のときはカウンタ５２が加算され、Ｄ／Ａ変換器５
３の出力が大きくなり、またＤ／Ａ変換器５３の出力が
設定器５５の出力より大のときはカウンタ５２が減算さ
れてＤ／Ａ変換器５３の出力が小さくなる。

両方が等しいときにはカウンタ５２は停止している。

結局ハードマニュアル制御の場合には、Ｄ／Ａ変換器５
３の出力が設定器５５の出力と常に等しく保持されるこ
トニなす、ハードマニュアルからコンピュータへの切換
がバンプレスに行えることになる。

以上実施例につき説明したように本考案によれば、簡単
かつ部品点数少ない回路構成でアナログ入力の比較結果
をデジタル出力として現わせるコンパレータが実現でき
る。

また両アナログ入力が等しい状態に相当する不感中を１
個の可変抵抗で調整でき、さらに比較回路のオフセット
調整が不要となる。

なお本考案は、出力を電流増巾してリレーを動作させる
ようにして、共通電位からの２つの入力端子の偏差を検
出する偏差警報器を構成する等、種々の適用が可能であ
る。

【図面の簡単な説明】

第１図は従来例を示す回路図、第２図、第３図は本考案
の実施例及び変形例をそれぞれ示す回路図、第４図は適
用例を示すブロック図である。 １１．２Ｌ３１・・・比較回路、５１・・・ＣＰＵ 。 ５２・・・カウンタ、５３・・・Ｄ／Ａ変換器、５４・
・・パワーアンプ、５５・・・ハードマニュアル設定器
、５６・・・コンパレータ、６０・・・パルスジェネレ
ータ。

Claims (1)

【実用新案登録請求の範囲】
1. ２つのアナログ入力を比較し、一方が他方より大きいと
   き正電源電圧付近の出力電圧を生じ、逆の大小関係のと
   き負電源電圧付近の出力電圧を生じ、両者が同じのとき
   零ボルト付近の出力電圧を生じる比較回路と、この比較
   回路出力端にそれぞれの一端が接続される一方向性素子
   および定電圧素子と、この一方向性素子の他端にその一
   端が接続され、その他端には零ボルト付近の電圧が加え
   られている第１の抵抗と、上記の定電圧素子の他端にそ
   の一端が接続され、その他端には零ボルトでない所定の
   電圧が加えられている第２の抵抗と、上記第１の抵抗と
   一方向性素子との接続点に接続された第１の出力端子と
   、上記第２の抵抗と定電圧素子との接続点に接続された
   第２の出力端子とを有するコンパレータ。