JPS5935119B2 - プリセツト受信装置 - Google Patents

Description

【発明の詳細な説明】 （八 本発明の対象 ５ 本発明はプリセット選局が可能である受信装置に関
するものであり、殊にプリセットすべき放送のチューニ
ング電圧を不揮発性のアナログ・メモリーに記憶する構
成としたプリセット受信装置に関する。

（Ｂ）従来技術の説明ｏ 現在、可変容量ダイ０−−ド
を利用したチューナーが広く普及しているが、斯かるチ
ューナーを備えた受信装置に於いてプリセット選局を為
す場合従来にあつてはプリセット選局数に対応する可変
抵抗器を設け、この可変抵抗器にて一定の電圧を・５
分割することにより所望のチューニング電圧を得るもの
であり、任意のプリセット選局スイッチを操作するとこ
のプリセット選局スイッチに対応する可変抵抗器が選択
され、この可変抵抗器より得られるチユーニング電圧が
チユーナ一を構成する可変容量ダイオードに印加され、
以つてブリセツト選局が為されるものである。

この従来例に於いて頃ブリセツト選局数に対応した数の
可変抵抗器を必要とする為、受信装置の小型化が困難で
あつた。更に最近に於いては、チユーニング電圧をアナ
ログ・デジタル変換してデジタル値とした後デジタルメ
モリーに記憶し、プリセット選局時このデジタルメモリ
ーに記憶されたデジタル値を読出し、これをデジタル・
アナログ変換してチユーニング電圧を得る構成とした受
信装置も提案されているが、斯かる受信装置にあつては
、プリセツト選局数に対応したアドレスを有するデジタ
ルメモリーを設ければ良いから受信装置の小型化は容易
であるが、アナログ−デジタル変換器が高価且つ複雑に
なるという欠点があつた。（０本発明の開示の概要 そこで本発明に係るプリセツト受信装置は、チユーニン
グ電圧を不揮発性のアナログ・メモリーに記憶させる構
成としたものである。

更に、選局時に於いて、何れのチユーニング電圧を読出
すかを選択するアドレス指定スイツチを操作したとき、
このスイツチにて指定されたアドレスを記憶する不揮発
性のアドレス・メモリを設けたものである。尚、本願と
同様の出願に特願昭５２一１２４１９７号があるが、こ
の関連出願に係る発明に比較して、本発明の特徴は、プ
リセツト選局のアドレスを記憶する不揮発性のアドレス
・メモリを設けた点にある。

この不揮発性のアドレス・メモリを設ける構成は、電源
再投入時の前局受信を確実にする為に極めて、重要なも
のである。Ｄ）アナログ・メモリの説明本発明に係るプ
リセツト受信装置の説明に先立つて、先ず、不揮発性の
アナログ・メモリーの構造及び特性について説明する。

絶縁膜中のポテンシヤルウエルに電荷を出し入れしてＭ
ＯＳトランジスタのしきい値電圧を変化させ、これを情
報の１「゛″０″に対応させるようにした電気的書込み
・消去が可能な不揮発性メモリーが知られているが、こ
のメモリーは書込み・消去に対応して蓄積電荷量を可変
することにより、アナログ量の記憶も可能である。

第１図は斯かるメモリーの構造を示すものであり、通常
のＭＯＳノＦＥＴのゲート部分のＳｉＯ２酸化膜をＳｉ
Ｏ２酸化膜１、モリブデン膜２、Ｓｉ３Ｎ４膜３の三重
構造で置換したフローテイングゲート形メモリーとなつ
ている。

ＭＯＳトランジスタのしきい値電圧Ｖｔをより負の方向
に移動した状態にすることを“消去“、逆にしきい値電
圧Ｖｔをより正の方向に移動した状態にすることを“書
込み８と呼べば、消去はフローテイングゲートからのフ
オーラ一・ノードハイム・トンネル・エフエクトを利用
し、書込みはシリコンからのアバランシユ注入を利用す
ることになる。籾て、第２図は、メモリーの読出し電圧
とドレイン電流の関係図、第３図はメモリーの消去・書
込み電圧としきい値電圧の関係図を示すものである。第
３図に於いて曲線ａは書込み特性を示すものであり、例
えば書込みドレイン電圧をＶｄ′としたとき、しきい値
電圧がｔ′になる。曲線ｂは消去特性を示すものであり
、例えば、消去ゲート電圧をｇとしたとき、しきい値電
圧がＶｔになる。第２図は読出し特性を示しており、読
出しゲート電圧をＶＧとしたとき、書込み電圧がＶｄ″
の場合のドレイン電流がＩｄ″となり、書込み電圧がＶ
ｄ２の場合のドレイン電流がＩｄ″になることを示して
いる。即ち、書込み電圧の相違に対応して、しきい値電
圧が変化し、このしきい値電圧の変化に応答して読出し
時のドレイン電流が変化することになるから、結局、ア
ナログ量の記憶が可能である。今、書込み電圧ｄ′によ
りＭＯＳトランジスタのしきい値電圧がｔ″である場合
、新たに書込み電圧Ｖ♂を印加すれば、ＭＯＳトランジ
スタのしきい値電圧をＶｔ″にすることが出米る。

即ち、第３図に於いて（Ｑから（４）への書込みは可能
である。逆に（Ａ）から（０への書込みは実用上困難で
あるので、この場合には、一旦消去して（Ｂ）に移行さ
せてしきい値電圧をｔとした後、書込み電圧Ｖｄ′を印
加して（０の書込みをなす。第４図は消去・読出し・書
込みの各モード時に於けるＭＯＳトランジスタ・メモリ
ーのバイアス状態を示す図である。

消去モードに於いては、ドレインを接地してソースを開
放し、ゲートに負のパルスを加える。読出しモードに於
いては、ソースを接地し、ゲート、ドレインに負の電源
を供給する。書込みモードに於いては、ソースを開放し
てゲートを接地し、ドレインに負のパルスを加える。（
ト）通常選局操作の説明 籾て、斯かる不揮発性のアナログ・メモリーを利用した
本発明に係るプリセツト受信装置のブロツクダイヤグラ
ムは第５図に示す通りであるが、本発明の説明に先立つ
て先ず、通常選局操作について説明する。

通常選局をするには、スイツチ１０１をＮ側に切換えて
チユーニング電圧発生回路１０２を構成する可変抵抗器
を操作することによりチユーニング電圧を掃引すれば良
い。所定のチユーニング電圧がチユーナ一回路２０１を
構成する可変容量ダイオードに印加されると、チユーナ
一回路２０１は所定の放送周波数に対して同調する。チ
ユーナ一回路２０１から出力される中間周波信号は中間
周波増幅器２０２にて増幅され、更に検波回路２０３に
て検波され、その後低周波増幅器２０４にて増幅さ瓢ス
ピーカ２０５に印加される。斯様にして通常選局による
受信が達成される。尚、チユーニング電圧発生回路１０
２を可変抵抗器にて構成して、これを手動にて操作する
ことによりチユーニング電圧を手動掃引する方法に替え
て、チユーニング電圧発生回路１０２を従来周知の鋸歯
状波発生回路にて構成してチユーニング電圧を自動掃引
し、放送を受信したとき掃引を停止する方法としても良
いし、また、手動掃引及び自動掃引の両掃引を可能にす
べく、可変抵抗器にて構成されたチユーニング電圧発生
回路と鋸歯状波発生回路にて構成されたチユーニング電
圧発生回路の両方を設け、スイツチにより選択的にチユ
ーナ一回路２０１に接続する構成としても良い（ト）本
発明に係る装置の全体構成及び動作の説明さて、本発明
に係るブリセツト受信装置は、上記（５）項で説明した
通常選局操作により受信された放送に対するチユーニン
グ電圧をアナログ・メモリーに記憶することにより、プ
リセツト受信を為すものである。

以下第５図を参照して、本発明装置の全体構成及び動作
の概略を説明する。何れのアナログ・メモリーに対して
チユーニング電圧を記憶させるかを指定するアドレス指
定スイツチの役目を果す。即ち、バンド選択スイツチ１
０４、プリセツト選局スイツチ１ａ５を操作することに
より、選択ゲート制御回路１０６が駆動され、この回路
１０６の出力によつて不揮発性のデータ・アナログ゜メ
モリー１０７の所定のアドレスが選択される一方、プリ
セツトメモリースイツチ１０３を操作することにより消
去・書込・読出しモード制御回路１０８が駆動され、以
つて消去・書込み・読出し電圧発生回路１０９より出力
される書込み電圧が前記所定のアドレスのデータ・メモ
リー１０７に書込まれる。データ・メモリー１０７に書
込まれた電圧は直ちに読出され、チユーニング電圧発生
回路１０２より出力されるチユーニング電圧と比較され
る。尚、データ・メモリー１０７にはチユーニング電圧
そのものが記憶される訳ではないのでデータ・メモリー
１０７の読出し出力は変換回路１１０にて適当に増幅さ
れ、この変換回路１１０の出力とチユーニング電圧とが
比較される。斯かる書込み、読出し動作はチユーニング
電圧とデータ・メモリー１０７の読出し出力とが一致す
るまで繰返され、両者が一致したとき、比較器１１１よ
り停止信号が発生し、以つて、データ・メモリー１０７
への書込みが終了する。即ち、チユーニング電圧発生回
路１０２より出力されるチユーニング電圧に相当するデ
ータがデータ・メモリー１０７に書込まれたことになる
。斯様にしてデータ・メモリーにデータ（チユーニング
電圧）が書込まれた後に於いてプリセツト選局を為すに
は、スイツチ１０１をＰ側に切換え、バンド選択スイツ
チ１０４及びプリセツト選局スイツチ１０５を操作すれ
ば良い。すると、これ等両スイツチ１０４，１０５にて
指定されたアドレスのデータ・メモリーより読出された
読出し出力が変換回路１１０にて増幅され、この回路１
１０の出力がチユーニング電圧としてチユーナ一回路２
０１に印加され、以つてブリセツト選局による放送受信
を為すことができる。ところで、ある放送をプリセツト
選局により受信した後一旦、受信装置に対する電源を切
り、再び電源を投入したとき以前受信していた放送の受
信状態になることが望まれる場合がある。

斯かる態様を実現する為には何れのバンド選択スイツチ
１０４及びプリセツト選局スイツチ１０５が操作された
かを記憶する不揮発性のアドレス・メモリーを設けてお
けば良い。従つて第５図に示す実施例に於いては、バン
ド選択スイツチ１０４、プリセツト選局スイツチ１０５
を操作すると、この操作により指定されたアドレスは先
づアドレス・メモリ−１１２に記憶され、このアドレス
・メモリー１１２の読出し出力にて前述した選択ゲート
制御回路１０６が制御される構成となつている。即ち、
アドレス記憶用の不揮発性メモリー及び選択ゲート回路
１１２、この選択ゲート回路を制御する選択ゲート匍脚
回路１１３、このアドレス・メモリーに対して消去・書
込み・読出し電圧を加える消去・書込み・読出し電圧発
生回路１１４により、上述した指定アドレスの記憶が可
能となる。上述した構成に依れば、再電源投入時、アド
レス・メモリ−１１２の読出し出力により選択ゲート制
御回路１０６が駆動され、以つて、データ・メモリ−１
０７に対して以前と同一のアドレス指定が行われること
になる。ｆＧ）本発明に係る装置の各操作の詳細な説明
次に〔アドレス・メモリーへの指定アドレスの書込み〕
、〔データ・メモリーへのチユ−ニング電圧の書込み］
、〔プリセツト選局〕の各操作について、詳細に説明を
する。

尚、以下の実施例に於いては説明を簡単にする為にプリ
セツト選局数が２個で、２バンド（嵐ＦＭ）のプリセツ
ト受信装置を例にとつて説明する。〔アドレス・メモリ
ーへの指定アドレスの書込み〕バンド選択スイツチ１０
４、プリセツト選局スイツチ１０５により指定されたア
ドレスは、前述した構成を有する不揮発性のアナログ・
メモリーに記憶される。

アドレス自体はデイジイタル量であるから、アドレス・
メモリーとしては不揮発性のデイジイタル・メモリーを
使用しても良い。アドレス・メモリー及び選択ゲート回
路１１２の具体的構成は第１２図に示す通りである。バ
ンド・アドレスを記憶する為に、アドレス・メモリーＭ
Ｂ１，ＭＢ２が設けられ、また選局・アドレスを記憶す
る為にアドレス・メモリ−ＭＳ１，ＭＳ２が設けられて
いる。そしてアドレス・メモリーＭＢ１，ＭＢ２に対し
て消去・書込み・読出しを選択的に行う為の電界効果型
トランジスタにて構成されたゲートＧ１〜Ｇ７が、また
アドレス・メモリーＭＳ１，ＭＳ２に対して同様にゲー
トＧ８〜Ｇ１４が夫々設けられている。バンド・アドレ
スの書込みと、選局・アドレスの書込みは全く同様に為
されるので、以下、バンド・アドレスの書込みについて
のみ説明する。ゲートＧ１，Ｇ２はメモリ−ＭＢ１，Ｍ
Ｂ２のドレィンに対して消去・書込み・読出し電圧発生
回路１１４から供給される書込み電圧■ｗ若しくは読出
し電圧Ｖｈを選択的に与えて、メモリ−ＭＢ１，ＭＢ２
を書込みモード若しくは読出しモードに設定する為のも
のである。ゲートＧ３，Ｇ４をζ消去モード及び読出し
モードに於いては共に開いており、書込みモードに於い
て、何れか一方のみが閉じてメモリ−ＭＢ１，ＭＢ２の
何れか一方を書込みモードに設定する為のものである。
ゲートＧ５，Ｇ，はメモリ−ＭＢ１，ＭＢ２のゲ一卜に
対して消去・書込み・読出し電圧発生回路１１４から供
給される消去電圧ＶＥ、若しくは読出し電圧ＶＲを選択
的に与えて、メモリ−ＭＢ１，ＭＢ２を消去モード若し
くは読出しモードに設定する為のものである。ゲートＧ
７は読出しモードに於いて開いてメモワ−ＭＢ１，ＭＢ
２のソースを接地する為のものであり、この読出しモー
ド時に於いてソース抵抗の両端よりバンド・アドレス指
定出力が得られる。尚、消去・書込み・読出し電圧発生
回路１１４から供給される各電圧■Ｅ，ＷＷ，■Ｒ，Ｖ
Ｒ′は何れも一定の電圧である。籾て、今、ＡＭバンド
を選択すべくバンド選択スイツチ１０４を操作したとき
如何にしてバンド・アドレスがメモリ−ＭＢ１に記憶さ
れるかについて消去・書込み・読出しモード制御回路１
０８及び選択ゲート制御回路１１３の具体的実施例を示
す第１３図を参照して詳述する。

バンド選択スイツチ１０４を操作するとオア・ゲート１
０，１１，１２が開く。

オアーゲート１２のハイレベル出力（以下ハイレベル出
力を゛１゛、ローレベル出力を“０“とする）により、
カウンタ−１４及びシリアルインパラレルアウト型のシ
フトレジスタ１６がクリアされると共に、発振器１３が
駆動される。発振器１３より出力されるパルスはカウン
タ１４にて適当に分周され、シフトレジスタ１６のデー
タ端子Ｄに印加される。シフトレジスタ１６哄端子１，
２，３より順次パルスを出力するが、端子３よりパルス
が出力されてノア・ゲート１５の出力が“Ｏ”となると
、もはやシフトレジスタ１６のクロツク端子ＣＫにはク
ロツク入力が印加されることはなく、シフトレジスタ１
６の動作は停止される。最初にシフトレジスタ１６の端
子１よりバルスが出力されると、アンド・ゲート２９の
二入力が共にハイレベルとなり、以つてノア・ゲート３
０の出力が“１″から″Ｏ″′に、またインバータ３１
の出力が“０゛から“１”に夫々反転する。

インバータ３１の“１″出力によりゲートＧ５が開く。
一方、アンド・ゲート２８の一入力は“０゛であり、ナ
ンド・ゲート２４，２５の出力は共に″１″である。ナ
ンド・ゲート２４，２５の″ｒ出力により、ゲートＧ３
，Ｇ４が共に開いている。従つて、ゲートＧ３，Ｇ４，
Ｇ５を介してメモリーＭＢ１，ＭＢ２のゲートに対して
消去電圧ＶＥが印加されることになり、それまでメモリ
−ＭＢ１若しくはメモリ−ＭＢ２に記憶されていた情報
（パンド・アドレス）は消去される。即ちシフトレジス
タ１６の端子１よりパルスが出力されたときはゲートＧ
３，Ｇ４，Ｇ５が開いてアドレス・メモリーＭＢ１，Ｍ
Ｂ２は消去モードに設定される訳である。次にシフトレ
ジスタ１６の端子２よりパルスが出力されると、アンド
・ゲート２８が駆動され、その出力が“１”となる。こ
のときナンド・ゲート２４の二入力は共に“１゛となり
、その出力は“０″となる。ナンド・ゲート２５、ノア
・ゲート３０、インバータ３１の状態は消去モードと同
様である。従つてナンド・ゲート２５、アンド・ゲート
２８、インバータ３１の出力が夫々“１“となり、以つ
てゲートＧ１，Ｇ４，Ｇ５が開く。すると、ゲートＧ，
を介してメモリ−ＭＢ１，ＭＢ２の両方のドレインに対
して書込み電圧■Ｗが印加されるが、メモリ−ＭＢ１の
ゲートは、ゲートＧ３が閉じている為、ゲート抵抗を介
して接地され、一方メモリ−ＭＢ２のゲートには、ゲー
トＧ５，Ｇ４を介して消去電圧ＶＥが印加されているの
で、結局、メモリ−ＭＢ，に対してのみ書込みがなされ
る。バンド選択スイツチ１０４を操作してＦＭバンドを
選択した場合にはゲートＧ１，Ｇ３，Ｇ５が開いてメモ
リ−ＭＢ２に対して書込みが為される。斯様にしてシフ
トレジスタ１６の端子２よりパルスが出力されたときは
、メモリ−ＭＢ１若しくはメモリーＭＢ２が書込みモー
ドに設定される。その後シフトレジスタ１６の端子３よ
りパルスが出力されると、シフトレジスタ１６の動作が
停止するが、斯かる通常の状態に於いては、ナンド・ゲ
ート２４，２５及びノア・ゲート３０の出力“゜ビによ
りゲートＧ２，Ｇ３，Ｇ４，Ｇ６，Ｇ７が開いている。

従つてメモリ−ＭＢ１，ＭＢ２のドレインに対してゲー
トＧ２を介して読出し電圧■πが、またメモリ−ＭＢ１
，ＭＢ２のゲートに対してゲートＧ３，Ｇ４Ｇ６を介し
て読出し電圧■Ｒが夫々印加され、メモリ−ＭＢ１，Ｍ
Ｂ２のソースがゲートＧ７を介して接地される為、メモ
リ−ＭＢ１，ＭＢ２は共に読出しモードになり、何れか
一方のメモリーに記憶された情報即ちバンドアドレス指
定出力が読出される。選局アドレスの書込みも同様にし
て行われる。

即ちプリセツト選局スイツチ１０５を操作することによ
りナンド・ゲート２６，２７、アンド・ゲート３２，３
３、ノア・ゲート３４、インバータ３５、並びにゲート
Ｇ８〜Ｇ１４が適宜選択的に制御されメモリ−ＭＳ１若
しくはＭＳ２に対して選局・アドレスの書込みが為され
る。尚、上述したメモリーに対する消去・書込み動作は
瞬時になされるので、スイツチ１０４，１０５をタツチ
・スイツチにて構成した場合、このタツチ・スイツチに
指が接触している間が仮え短時間でも十分に消去・書込
みを為すことができる。

〔データ・メモリーへのチユ−ニング電圧の書込み〕前
項にて説明した如く、バンド選択スイツチ１０４、プリ
セツト選局スイツチ１０５を操作することによりメモリ
−１１２にバンド・アドレス及び選局・アドレスが書込
まれ、その後は継続的に読出しモードになつてメモリ−
１１２よりバンド・アドレス指定出力及び選局・アドレ
ス指定出力が出力される訳であるが、斯かる両出力にて
指定されたアドレスのデータ・メモリ−１０７に対して
チユ−ニング電圧発生回路１０２より出力されるチユ−
ニング電圧が如何にして書込まれるかについて次に説明
する。

チユ−ニング電圧は、前述した如き構成を有する不揮発
性のデータ・アナログ・メモリーに記憶される。

データ・メモリー及び選択ゲート回路１０７の具体的構
成は第６図に示す通りである。データ・メモリーの周辺
に設けられるゲートの構成を簡単にする為に、データ・
メモリ−ＭＡ１，ＭＡ２，ＭＦ１，ＭＦ２はマトリツク
ス状に配列されており、行に対してバンドが、列に対し
てプリセツト局が夫々対応している。ゲートＧ２１，Ｇ
２２、ゲートＧ２３，Ｇ２４、ゲートＧ２５，Ｇ２６、
ゲートＧ２７，Ｇ２８はアドレス指定に関連して制御さ
れる。斯かるゲートＧ２ｌ〜Ｇ２８を制御する選択ゲー
ト制御回路１０６の具体例は第７図に示す通りであり、
前述アドレス・メモリー１１２より出力されるアドレス
指定出力が虐Ｔ１〜Ｔ４に印加され、以つて所定のアド
レスのデータ・メモリーのみに対して消去・書込み・読
出しが為される。尚、アドレス・メモリーを設けない場
合にはバンド選択スイツチ１０４及びブリセツト選局ス
イツチ１０５の出力を直接端子Ｔ１〜Ｔ４に印加すれば
良い。

そして、アドレス・メモリーを設けない場合に於いてス
イツチ１０４，１０５をタツチ・スイツチにて構成した
場合にはスイツチより指を離した後にもアドレス指定出
力が継続的に生じるようにラツチ回路を設けると良い。
ゲートＧ２９〜Ｇ３３は消去・書込み・読出し・モード
に関連して制御される。

斯かるゲートＧ２９〜Ｇ３３を制御する消去・書込み・
読出し・モード制御回路１０８の具体例は第７図に示す
通りであり、各モードのタイミング波形図は第８図に示
す通りである。ゲートＧ２９，Ｇ３Ｏに対しては読出し
電圧ＶＲ，ＶＲ′（一定電圧）が、またゲートＧ３ｌに
対しては書込み電圧（鋸歯状波電圧）が、更にゲートＧ
３２に対しては消去電圧（＝定電圧）が夫々消去・書込
み・読出し電圧発生回路１０９より供給される。

籾て、今、端子Ｔｌ，Ｔ２に対してアドレス・指定出力
が印加されている場合に於いて、プリセツト・メモリー
スイツチ１０３を操作したとき、如何にしてメモリーＭ
Ａｌに対してチユーニング電圧が書込まれるかについて
説明する。タツチ・スイツチにて構成されたプリセツト
・メモリースイツチ１０３を操作すると、スイツチ１０
４，１０５を操作した場合と同様に発振器１３、カウン
ター１４、シフトレジスタ１６が駆動される。

最初にシフトレジスタ１６の端子１よりパルスが出力さ
れると、アンド・ゲート２３の二人力は共に“１′″と
なり、アンド・ゲート２３の出力は“１”になる。

アンド・ゲート２３の出力“１”により、ゲートＧ３２
が開く。一方、通常その出力が“１”であるインバータ
２１，２２のうちインバータ２１のみがアンド・ゲート
２３の出力“１”により反転され、以つてアンド・ゲー
ト３８の出力が゛゜１゛となつて、ゲートＧ２２が開く
。従つて、ゲートＧ２２，Ｇ３２を介して消去電圧ＶＥ
がメモリーＭＡｌのみに加わり、以前に記憶された情報
が消去され、新たな情報の書込み可能状態となる。即ち
、シフトレジスタ１６の端子１よりパルスが出力される
と、消去モードとなる（第８図ａ参照）。尚、アンド・
ゲート２３の出力“１゛により単安定マルチバイブレー
タ２４がトリガされてその出力が準安定期間Ｔの間“１
“から“０”に反転するが、この準安定期間Ｔ中はメモ
リーに対する書込みが可能となる（第８図ｂ参照）。即
ち、データの書込みはアドレスの書込みとは相違して瞬
時には達成できないので、準安定期間Ｔ中はノア・ゲー
ト２０を駆動して発振器１３を継続動作させるのである
。停止信号は通常″０′″であり、所望のチユーニング
電圧がメモリーに書込まれたとき停止信号ば１゛となり
、発振器１３の動作を停止させて、新たな書込みを阻止
する。停止信号については後程詳述する。籾て、シフト
レジスタ１６の端子１の出力が゜′０８に反転した後は
ノア・ゲート１８，１９の出力はカウンタ１４の出力に
応答して交互に″ｒとなり、書込み読出しモードが交互
に繰返えされる。

ノア・ゲート１９の出力が゜゛１”のときが書込みモー
ドであり（第８図ｃ参照）、ノア・ゲート１８の出力が
″１″のときが読出しモードである（第８図ｄ参照）。
停止信号が“１”となると、（第８図ｅ参照）、ノア・
ゲート１７の出力は継続的に″０”になり、以つてノア
・ゲート１８の出力が継続的に“１“となる。従つて、
継続的に読出し・モードを維持する。尚、前述した如く
、シフトレジスタ１６は端子３の出力が“゜１”になつ
た後は、動作が停止される為、端子１の出力が再び“１
″になることはない。

即ち、消去モードはプリセツト・メモリー・スイツチ操
作直後に一度出現するのみである。書込みモード時に於
いては、ノア・ゲート１９及びアンド・ゲート３７の出
力″１８により、ゲートＧ２ｌ，Ｇ３ｌが開き、これら
のゲートＧ２ｌ，Ｇ３ｌを介して書込み電圧Ｖｗがメモ
リーＭＡｌのドレインにのみ供給され、このメモリーＭ
Ａｌに対して書込みが為される。読出しモード時に於い
ては、ノア・ゲート１８及びアンド・ゲート３７，３８
の出力″１″により）ゲートＧ２ｌ２Ｇ２２クＧ２９２
Ｇ３Ｏ２Ｇ３３が開き１これらのゲートを介して読出し
電圧ＶＲ，ＶＲ′がメモリーＭＡｌのドレイン及びゲー
トに供給され、以つてメモリーＭＡｌのソースとアース
間に接続された抵抗Ｒより読出し出力が得られる。

書込み電圧により、メモリーＭＡｌのソース電流は変化
するから結局書込み電圧により、読出し出力は相違する
。メモリーＭＡｌより取出された読出し出力は変換回路
１１０にて反転増幅された後、チユーニング電圧発生回
路１０２より発生されるチユーニング電圧と比較され、
一致がとれるまで書込み、読出しモードが繰返えされる
。

両者が一致したとき、比較器１１１より停止信号が生じ
、継続的に読出しモードとなり新たな書込み団且止され
る（第８図ｅ参照）。第９図はソース抵抗Ｒより得られ
るメモリーＭＡｆ）読出し出力を実際のチユーニング電
圧に変換する変換回路１１０の具体例を示すものであり
、読出し出力が反転増幅器５０にて極性反転されると同
時に増幅されて、チユーニング電圧とされる。

比較器１１１は反転増幅器５０の出力がチユーニング電
圧発生器１０２の出力よりも大きくなつたとき、停止信
号を出力する構成となつている。斯かる構成によれば、
消去モード若しくは書込みモード時に於いてメモリーＭ
Ａｌの読出し出力がなく、反転増幅器５０の出力がＯで
あつても、停止信号が生じることはない。即ち読出しモ
ード時に於いてのみ停止信号が発生する。斯様にしてチ
ユーニング電圧発生回路１０２より発生されるチユーニ
ング電圧に対応するアナログ値がメモリーＭＡｌに書込
まれる訳である。

メモリーＭＡ２，ＭＦｌ，ＭＦ２に対しても同様に、ア
ンド・ゲート３９〜４７、ゲートＧ２３〜Ｇ２８を適宜
選択的に駆動制御することにより所望のチユーニング電
圧に対応するアナログ値を書込むことが出来る。次にデ
ータ・メモリーに印加する書込み電圧について第１０図
を参照して更に詳しく説明する。

第１０図に於いて波形ａはノア・ゲート２０の出力を示
すものであり、Ｔは単安定マルチパイプレタ２４の準安
定期間であつてこの期間に於いて書込みが可能である。
図は時刻ＴＯに於ける第１回目のプリセツト・メモリー
スイツチ１０３の操作の際には期間Ｔの間に何等停止信
号が発生せず、データ・メモリーに対して最高の書込み
電圧による書込みがなされ、時刻ｔ１に於ける第２回目
のプリセツト・メモリースイツチ１０３の操作の際には
、時刻Ｔ２に於いて停止信号が発生し、この時刻Ｔ２に
於ける書込み電圧による書込みがなされた場合を示して
いる。波形ｂは消去・書込み・読出し電圧発生回路１０
９から発生される鋸歯状波の書込み電圧を示すものであ
り、この鋸歯状波はプリセツトメモリースイツチ１０３
の操作に応答して掃引が開始され、単安定マルチバイブ
レータ２４の動作終了若しくは停止信号に応答して掃引
が停止される。波形ＣはゲートＧ３ｌに印加される書込
みモード出力（第８図ｃ参照）によりチヨツパ一された
書込み電圧即ち実際にデータメモリーに印加される書込
み電圧を示すものである。ここで書込み・読出しパルス
の巾と鋸歯状波の掃引時間Ｔとの関係について説明する
。書込みパルス巾Ｔａ及び読出しパルスＴｂはメモリー
の書込み・読出しの速度特性とチユーナ一として許容さ
れるチユーニング周波数偏差ΔＶにて定まる。即ち、巾
Ｔａ＋Ｔｂが小さすぎるとメモリーに対する充分な書込
み・読出しがなされないおそれがあるし、一方、巾Ｔａ
＋Ｔｂが大きすぎると書込みパルスｎと書込みパルスｎ
＋１との書込み電圧値の差が大きくなつてチユーニング
精度が落ちることになる。大体、△Ｖとしては４ｍＶ，
巾Ｔａ＋Ｔｂとしては２ｍｓｅｃが必要である。そこで
、チユーニング電圧をＶ１からＶ２まで変化させるとす
る。なる式が成立する。即ち掃引時間Ｔはとなる。

Ｖ２−Ｖ１は放送ハンドによつて相違するがＶ２−Ｖ１
＝８Ｖとして掃引時間Ｔを求めると、Ｔ＝４ｓｅｃとな
る。即ち、チユーニング電圧をメモリーにプリセツトす
るのに最大４秒要することになり、実用上好ましくない
。斯かる欠点を解消するには、予めチユーニング電圧と
書込み電圧との関係を求めておき例えば、書込み電圧Ｖ
ｗ−ｎに対応するチユーニング電圧をメモリーに書込み
たい場合に＆ζ書込み電圧Ｖｗ−ｎより若干低い書込み
電圧（例えばＶｗ−ｎつより書込みを開始するようにす
れば良い。即ち、鋸歯状波を第１０図ｄに示す如く掃引
する構成とすれば、書込み時間をｔ１からｔに短縮する
ことが出来る。第１１図は、斯かる鋸歯状波書込み電圧
を発生する回路１０９の具体例を示すものである。演算
増幅器５１は入力にチユーニング電圧発生回路１０２よ
り発生されるチユーニング電圧Ｔｕ−ｎが印加されたと
き、このチユーニング電圧Ｔｕ−ｎに対応する書込み電
圧Ｖｗ−ｎより若干低い電圧Ｖｗ−ｎ″を出力するもの
である。ゲートＧＯはノア・ゲート２０の出力が゜゛１
”のとき、開くものである。今、ゲートＧＯが閉じてい
るとすれば、Ａ点、Ｂ点の電位は共にＶｗ−Ｎ５である
。そこでプリセツト・メモリースイツチ１０３を操作す
れば、ノア・ゲート２０の出力が“１″となりゲートＧ
。が開く。すると、コンデンサーＣが放電を開始し、Ａ
点の電位はＶｗ−ｎ″から電位差Ｖ−ｗ−ｎ″を抵抗Ｒ
ｌ，Ｒ２で分圧した電位まで変化する。即ち、Ａ点から
第１０図ｄに示す如き書込み電圧Ｖｗを得ることができ
るものであり、プリセツト・メモリースイツチ１０３操
作後、直ちに書込みを為すことが可能となる。〔プリセ
ツト選局〕 データ・メモリー１０７に対して所望のチユーニング電
圧をプリセツトした後に於いては、プリセツト選局によ
る受信が可能である。

即ち、スイツチ１０１をＰ側に転接して任意のバンド選
択スイツチ１０４及びプリセツト選局スイツチ１０５を
操作すれば良い。例えば、スイツチ１０４によりＡＭバ
ンドを選択したとすると、アドレス・メモリーＭＢｌ，
ＭＢ２は消去モードになり、次に書込みモードとなつて
メモリーＭＢｌにのみ書込みがなされ、その後継続的に
読出しモードとなつて、メモリーＭＢｌよりＡＭバンド
を指示するバンド・アドレス出力が出力される。

同様にスイツチ１σ５により第１番目の選局を選択する
とメモリーＭＳｌより、第１番目の選局を指示する選局
・アドレス出力が出力される。この両アドレス出力によ
り、データ・メモリー１０７に対してアドレス指定がな
される。一方、データ・メモリー１０７はプリセツト・
メモリースイツチ１０３を操作しない通常の状態に於い
てはこれまでの説明から明らかな通り継続的に読出しモ
ードであるから、結局、アドレス・メモリー１１２によ
り指定されるアドレスのデータ・メモリー即ちメモリー
ＭＡｌより読出し出力が導出され、変換回路１１０にて
増幅された後、スイツチ１０１を介してチユーナ一回路
２０１に印加される。

斯様にしてプリセツト選局による受信をなすことが出来
る。初て、今、プリセツト選局による受信をした後受信
装置の電源を一旦切り、その後再び電源を投入した場合
について考える。

アドレス・メモリー１１２は先に説明した通り通常は読
出しモードである。従つて不揮発性のアドレス・メモリ
ー１１２より以前と同一のアドレス指定出力が導出され
る。即ち、以前と同一の放送を受信することが出来る。
（ト）本発明の効果 以前述べた本発明に係るプリセツト受信装置はチユーニ
ング電圧に相当するアナログ量を不揮発性アナログ・メ
モリーにプリセツトするものであるから、装置を小型化
できる。

また、プリセツトするには単にプリセツト・メモリース
イツチを操作すればデータ・メモリーが書込み・読出し
モードに交互に且つ繰返し設定され、所望のチユーニン
グ電圧に相当するアナログ量が書込まれたとき自動的に
新たな書込みが阻止されるものであるから、プリセツト
書込み操作が極めて簡単である。更に、アドレス指定ス
イツチ（プリセツト選局スイツチ・バンド選択スイツチ
）にて指定されたアドレスは不揮発性のアドレス・メモ
リーに記憶されるものであるから、プリセツト選局によ
る受信をした後、一旦電源を切り、その後再び電源を投
入した場合にも、以前と同一の放送を受信することがで
きる。

【図面の簡単な説明】

第１図はＭＯＳトランジスタ・メモリーの構造を示す図
、第２図はメモリーの読出し電圧とドレイン電流の関係
図、第３図はメモリーの消去・書込み電圧としきい値電
圧の関係図、第４図は消去・読出し・書込みの各モード
時に於けるメモリーのバイアス状態を示す図、第５図は
本発明に係るプリセツト受信装置のプロツクダイヤグラ
ムを示す図、第６図はデータ・メモリー及び選択ゲート
回路１０７の具体例を示す図、第７図は消去・書込み・
読出しモード制御回路１０８及び選択ゲート制御回路１
０６の具体例を示す図、第８図は消去・書込み・読出し
の各モードのタイミング波形図、第９図は変換回路１１
０の具体例を示す図、第１０図は書込み電圧の波形図、
第１１図は書込み電圧発生回路の具体例を示す図、第１
２図はアドレス・メモリー及び選択ゲート回路１１２の
具体例を示す図、第１３図は消去・書込み・読出しモー
ド制飯路１０８及び選択ゲート制御回路１１３の具体例
を示す図である。 １０１は通常選局・プリセツト選局切換えスイツチ、１
０２はチユーニング電圧発生回路、１０３はプリセツト
メモリースイツチ、１０４はバンド選択スイツチ、１０
５はプリセツト選局スイツチ、１０６，１１３は選択ゲ
ート制御回路、１０７はデータ・ メモリー及び選択ゲ
ート回路、１０８は消去・書込み・読出しモード制御回
路、１０９，１１４は消去・書込み・読出し電圧発生回
路、１１０は変換回路、１１１は比較器（停止信号発生
回路）、１１２はアドレス・メモリー及び選択ゲート回
路。

Claims (1)

1. 【特許請求の範囲】 １ 可変容量ダイオードを有するチューナー回路にチュ
   ーニング電圧を供給するチューニング電圧発生回路と、
   このチューニング電圧に相当するアナログ量を記憶する
   不揮発生のデータ・メモリーと、このデータ・メモリー
   に対してアドレス指定をするアナログ指定スイッチと、
   このアドレス指定スイッチにて指定されたアドレスを記
   憶する不揮発性のアドレス・メモリーと、前記アナログ
   量の前記データ・メモリーへのプリセットを指示するプ
   リセット・メモリー・スイッチと、前記アドレス・メモ
   リーの出力にてアドレス指定された前記データ・メモリ
   ーを消去・書込み・読出しの各モードに設定する制御回
   路と、前記データ・メモリーの読出し出力と前記チュー
   ニング電圧発生回路から発生するチューニング電圧が一
   致したとき停止信号を発生する停止信号発生回路とより
   なり、前記制御回路は、前記プリセット・メモリー・ス
   イッチに応答して、前記データ・メモリーを一旦消去モ
   ードに設定した後、書込みモードと読出しモードに交互
   に且つ繰返し設定し、前記停止信号にてこの動作を停止
   し、以つてプリセット終了後は、前記制御回路により通
   常読出しモードに設定された前記データ・メモリーの前
   記アドレス・メモリーの出力にて指定されたアドレスか
   らの読出し出力をチューニング電圧として前記チューナ
   ー回路に印加することによりプリセット選局による受信
   を可能としたプリセット受信装置。 ２ アドレス指定スイッチがプリセット選局スイッチで
   ある特許請求の範囲第１項記載のプリセット受信装置。 ３ アドレス指定スイッチがプリセット選局スイッチ及
   びバンド選択スイッチである特許請求の範囲第１項記載
   のプリセット受信装置。