JPS5935236A - 可変語長乗算回路 - Google Patents
可変語長乗算回路Info
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- JPS5935236A JPS5935236A JP57145448A JP14544882A JPS5935236A JP S5935236 A JPS5935236 A JP S5935236A JP 57145448 A JP57145448 A JP 57145448A JP 14544882 A JP14544882 A JP 14544882A JP S5935236 A JPS5935236 A JP S5935236A
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- JP
- Japan
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- multiplication
- partial products
- word length
- data
- bits
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/523—Multiplying only
- G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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- G06F2207/3808—Details concerning the type of numbers or the way they are handled
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は可変語長マルチプロセッサを用いた可変語長乗
算回路に関するものである。
算回路に関するものである。
複数個のプロセッサを組み込んだシステムの各プロセッ
サに内蔵された基本語長の乗算器を用いて基本語長の整
数倍のデータの乗算を行う場合は、各プロセッサに置か
れているところの被乗数、乗数の部分的なデータを別の
プロセッサが参照できるようにするようにすることが必
要となる。従来においてそのデータの参照等は常にメイ
ンのコントローラを通して、即ち、所謂、ソフトウェア
的処理によって行われていた。
サに内蔵された基本語長の乗算器を用いて基本語長の整
数倍のデータの乗算を行う場合は、各プロセッサに置か
れているところの被乗数、乗数の部分的なデータを別の
プロセッサが参照できるようにするようにすることが必
要となる。従来においてそのデータの参照等は常にメイ
ンのコントローラを通して、即ち、所謂、ソフトウェア
的処理によって行われていた。
しかしながら、このような方式では乗算結果、即ち、部
分積の並べ換えと、部分和を求める加算時の桁上シ数と
の加算のために面倒な操作を必要とし、非常に実行プロ
グラムが複雑になル、演算処理時間が長くなるという欠
点を有していた。
分積の並べ換えと、部分和を求める加算時の桁上シ数と
の加算のために面倒な操作を必要とし、非常に実行プロ
グラムが複雑になル、演算処理時間が長くなるという欠
点を有していた。
しかして、本発明は複数個のプロセッサを組み込んでな
る乗算回路の各プロセッサ罠内蔵された基本語長の乗算
器を用いて基本語長の整数倍のデータの乗算を面倒な操
作を要することなく高速に行うようにすることを目的と
する。
る乗算回路の各プロセッサ罠内蔵された基本語長の乗算
器を用いて基本語長の整数倍のデータの乗算を面倒な操
作を要することなく高速に行うようにすることを目的と
する。
上記目的を達成するための本発明の構成は、基本語長の
データどうしを乗算する乗算器と、該乗算器で求められ
た部分積を桁移動するためのセレクタと、部分積の和を
求める加算器と、加算器で求めらｎた加算結果を一時的
に蓄えるためのレジスタと、前記加算器により部分積の
和を求める時に発生するキャリーの移動を制御するコン
トローラとによって構成されるユニットプロセッサを複
数個乗算用バスを介して連結すると共に、各プロセッサ
間のデータの転送を乗算用バスを介して行なうことをｔ
￥ｆ徴とするものである。
データどうしを乗算する乗算器と、該乗算器で求められ
た部分積を桁移動するためのセレクタと、部分積の和を
求める加算器と、加算器で求めらｎた加算結果を一時的
に蓄えるためのレジスタと、前記加算器により部分積の
和を求める時に発生するキャリーの移動を制御するコン
トローラとによって構成されるユニットプロセッサを複
数個乗算用バスを介して連結すると共に、各プロセッサ
間のデータの転送を乗算用バスを介して行なうことをｔ
￥ｆ徴とするものである。
以下に、本発明を添附図面に示した実施例に従って詳細
に説明する。
に説明する。
第１図は本発明の一実施例の概略を示すブロック図であ
る。同図において１−１１１−Ｈｌ−、、−１−ｒＬは
それぞｎユニットプロセッサであシ、単位語長のデータ
どうしの乗算を行う機能を有する。２は各ユニットプロ
セッサ１−１−１ｅｌ−ｔｓｌ−・・−１−ｒＬを制御
するコントローラである。６は各ユニットプロセッサ１
−． ｔ １−２ ｅ １−３ ｅ・・−１−ｒＬとコ
ントローラ２との間でデータの転送を行うためのデータ
バス、４は各ユニットプロセッサ１−１ ＊ １−２
＋ １−３ ＊・・・１−１間でデータを任意にかつ直
接に転送を行うことができる乗算用バスである。この様
に乗算用バス４を設けることによって直接関係するユニ
ットプロセッサ１−１〜１１間でデータ転送を簡単に行
うことができる。５は可変構造線である。
る。同図において１−１１１−Ｈｌ−、、−１−ｒＬは
それぞｎユニットプロセッサであシ、単位語長のデータ
どうしの乗算を行う機能を有する。２は各ユニットプロ
セッサ１−１−１ｅｌ−ｔｓｌ−・・−１−ｒＬを制御
するコントローラである。６は各ユニットプロセッサ１
−． ｔ １−２ ｅ １−３ ｅ・・−１−ｒＬとコ
ントローラ２との間でデータの転送を行うためのデータ
バス、４は各ユニットプロセッサ１−１ ＊ １−２
＋ １−３ ＊・・・１−１間でデータを任意にかつ直
接に転送を行うことができる乗算用バスである。この様
に乗算用バス４を設けることによって直接関係するユニ
ットプロセッサ１−１〜１１間でデータ転送を簡単に行
うことができる。５は可変構造線である。
第２図はユニットプロセッサ２−０及び２−２の内部構
成を示すブ日ツク図であシ、同図において、６、、−１
．６．−２は基本語長（例えば１６ビツト）のデータど
うしを乗算する乗算部％７−１＊７−＊は基本語長の２
倍（例えば１６ビツト）のセレクタで、乗算ｍ６−ｓ−
６−２で得た例えば３２ビツトの乗算結果の上位１６ビ
ツトと下位１６ビツトとのいず牡かをセレクト信号によ
る指定に応じて選択してそｎを出力する働きをする。８
−□、８−２は基本語長の２倍（６２ピツト）の加算部
で、該加算部り、、８．、．２の加算結果を一時的に記
憶するレジスタ９−＋−９−ｚの内容とセレクタ７−□
’７−Ｊの内容とを加算する働きをする。１０−８．Ｉ
Ｌ、、 １Ｌ、、・・・ はそれぞｎ可変語長コントロ
ーラであシ、加算器８にキャリーが発生した場合にはそ
のキャリーを上位のユニットプロセッサ１の加算部８へ
送出する働きをする。
成を示すブ日ツク図であシ、同図において、６、、−１
．６．−２は基本語長（例えば１６ビツト）のデータど
うしを乗算する乗算部％７−１＊７−＊は基本語長の２
倍（例えば１６ビツト）のセレクタで、乗算ｍ６−ｓ−
６−２で得た例えば３２ビツトの乗算結果の上位１６ビ
ツトと下位１６ビツトとのいず牡かをセレクト信号によ
る指定に応じて選択してそｎを出力する働きをする。８
−□、８−２は基本語長の２倍（６２ピツト）の加算部
で、該加算部り、、８．、．２の加算結果を一時的に記
憶するレジスタ９−＋−９−ｚの内容とセレクタ７−□
’７−Ｊの内容とを加算する働きをする。１０−８．Ｉ
Ｌ、、 １Ｌ、、・・・ はそれぞｎ可変語長コントロ
ーラであシ、加算器８にキャリーが発生した場合にはそ
のキャリーを上位のユニットプロセッサ１の加算部８へ
送出する働きをする。
以下に、この第１図及び第２図に示した可変語長乗算回
路によシ基本語長の２倍のデータどうしの乗算を行う場
合を第６図に従って説明する。この例において、被乗数
は上位１６ビツトがデータＡＫよって、下位１６ビツト
がデータＢによシ構（１）先ｆ、ユニットプロセッサー
−、及ヒ１−２０３２ビットのレジスタ９−１及び９−
２をそｎぞｎクリアしてその記憶内容を「０」にしてお
く。そして、ユニットプロセッサＬ１においてｒＤＪ
Ｘ ｒＢＪの＼ 乗算を行い、更にその乗算結果ｒＤ−ＢＪと「０」とを
加算する。−万、そｎと同時にユニットプロセッサＬ、
においてｒ（１’Ｊ Ｘ ｒＡＪの乗算を行い、更にそ
の乗算結果ｒＣ−ＡＪと「０」とを加算する。よル具体
的に説明すると、ユニットプロセッサ１−０においては
乗算部６−１によって「ＤＪ Ｘ ｒＢＪの乗算を行い
、その乗算結果ＶＤ、ＢＪをセレクタ７Ｌ、を介して加
算部８−１ヘロードする。すると加算部８−１において
は、そのロードされた乗算結果「Ｄ ＠ＢＪとレジスタ
９−１に記憶されていた「０」とが加算さ扛、そしてそ
の加算結果「Ｄ・Ｂ＋０」即ちｒＤ−ＢＪをレジスタ９
−１に記憶する。そｎと全く同様にしてプロセッサ１−
２においてもレジスタ９−２に「Ａ 、ＣＪが記憶さｎ
た状態にする。
路によシ基本語長の２倍のデータどうしの乗算を行う場
合を第６図に従って説明する。この例において、被乗数
は上位１６ビツトがデータＡＫよって、下位１６ビツト
がデータＢによシ構（１）先ｆ、ユニットプロセッサー
−、及ヒ１−２０３２ビットのレジスタ９−１及び９−
２をそｎぞｎクリアしてその記憶内容を「０」にしてお
く。そして、ユニットプロセッサＬ１においてｒＤＪ
Ｘ ｒＢＪの＼ 乗算を行い、更にその乗算結果ｒＤ−ＢＪと「０」とを
加算する。−万、そｎと同時にユニットプロセッサＬ、
においてｒ（１’Ｊ Ｘ ｒＡＪの乗算を行い、更にそ
の乗算結果ｒＣ−ＡＪと「０」とを加算する。よル具体
的に説明すると、ユニットプロセッサ１−０においては
乗算部６−１によって「ＤＪ Ｘ ｒＢＪの乗算を行い
、その乗算結果ＶＤ、ＢＪをセレクタ７Ｌ、を介して加
算部８−１ヘロードする。すると加算部８−１において
は、そのロードされた乗算結果「Ｄ ＠ＢＪとレジスタ
９−１に記憶されていた「０」とが加算さ扛、そしてそ
の加算結果「Ｄ・Ｂ＋０」即ちｒＤ−ＢＪをレジスタ９
−１に記憶する。そｎと全く同様にしてプロセッサ１−
２においてもレジスタ９−２に「Ａ 、ＣＪが記憶さｎ
た状態にする。
（２１次に、ユニットプロセッサ１．．、及ヒ１−２の
乗算部６−１及び６−２においてｆ−ＤＪ Ｘ ｒＡＪ
の乗算を行う。この乗算を行うにあたって、乗算部６−
１におけるデータｒＡＪの取り込みはコントローラ２か
らではなく乗算用バス４を介してユニットプロセッサ１
−２から行い、又、同様に乗算部６−、ＶＣおけるデー
タｒＤＪの取ル込みはやはシ乗算用バス４を介してユニ
ットプロセッサ１−０から行う。
乗算部６−１及び６−２においてｆ−ＤＪ Ｘ ｒＡＪ
の乗算を行う。この乗算を行うにあたって、乗算部６−
１におけるデータｒＡＪの取り込みはコントローラ２か
らではなく乗算用バス４を介してユニットプロセッサ１
−２から行い、又、同様に乗算部６−、ＶＣおけるデー
タｒＤＪの取ル込みはやはシ乗算用バス４を介してユニ
ットプロセッサ１−０から行う。
そして、ユニットプロセッサ１−１においては、乗’７
４８６−１ｖｃよって行われた乗算結果「Ｄ−Ａ」の下
位１６ビツトをセレクタ７−１を通して加算器８−１の
上位１６ビツトに入力する。すると、レジスタ９．、−
、 ［蓄えら扛ていた「ＤＩＩＢ」の上位１６ビツトに
ｒＤ−ＡＪの下位１６ビツトを加算する演算が加算部３
．−１において行われる。そして、その演算結果がレジ
スタ９．−．１に記憶１さｎる。
４８６−１ｖｃよって行われた乗算結果「Ｄ−Ａ」の下
位１６ビツトをセレクタ７−１を通して加算器８−１の
上位１６ビツトに入力する。すると、レジスタ９．、−
、 ［蓄えら扛ていた「ＤＩＩＢ」の上位１６ビツトに
ｒＤ−ＡＪの下位１６ビツトを加算する演算が加算部３
．−１において行われる。そして、その演算結果がレジ
スタ９．−．１に記憶１さｎる。
一方、ユニットプロセッサ１−２においては、乗算部６
−、によって行わ扛た乗算の結果「Ｄ−Ａ」の上位１６
ビツトをセレクタ７、を通して加算器８−２の下位ビッ
トに入力する。すると、レジスタ９−２に蓄えら扛てい
た「Ｃ−ＡＪの下位１６ビツトに「Ｄ−ＡＪの上位１６
ビツトを加算する演算が加算部８−２ＶＣ，おいて行わ
扛る。そして、その演算結果がレジスタ９−２に記憶さ
ｎる。
−、によって行わ扛た乗算の結果「Ｄ−Ａ」の上位１６
ビツトをセレクタ７、を通して加算器８−２の下位ビッ
トに入力する。すると、レジスタ９−２に蓄えら扛てい
た「Ｃ−ＡＪの下位１６ビツトに「Ｄ−ＡＪの上位１６
ビツトを加算する演算が加算部８−２ＶＣ，おいて行わ
扛る。そして、その演算結果がレジスタ９−２に記憶さ
ｎる。
（３）次イテ、ユニットプロセッサ１−ｔ 及Ｕ ｉ−
２ノ乗算部６−１及び６−２ｖｃおいてｒＣＪＸｒＢ、
Ｊの乗算を行う。この乗算を行うにあたり、乗算部６−
１におけるデータｒＣＪの取Ｑ込みはコントローラ２か
らではなく乗算用バス４を介してユニットプロセッサ１
−２から行う。又、同様に乗算部６−２はデータｒＢＪ
′Ｊ＆：コントローラ２からではなく乗算用バス４４
−介、してユニットプロセッサ１−１から取シ込む。
２ノ乗算部６−１及び６−２ｖｃおいてｒＣＪＸｒＢ、
Ｊの乗算を行う。この乗算を行うにあたり、乗算部６−
１におけるデータｒＣＪの取Ｑ込みはコントローラ２か
らではなく乗算用バス４を介してユニットプロセッサ１
−２から行う。又、同様に乗算部６−２はデータｒＢＪ
′Ｊ＆：コントローラ２からではなく乗算用バス４４
−介、してユニットプロセッサ１−１から取シ込む。
そして、ユニットプロセッサ１−１においては、乗算部
６−ＩＶ′ｒ−よって行われた乗算の結果ｒｃ−ＢＪの
下位１６ビツトをセレクタ７−□を通して加算器８−１
の上位１６ビツトに入力する。すると、上記（２）のス
テップで加算器５−ＩＶＣおいて行わｎた演算の結果の
上位１６ビツトに対して「Ｃ−Ｂ」の下位ビットを加算
する演算が行われる。
６−ＩＶ′ｒ−よって行われた乗算の結果ｒｃ−ＢＪの
下位１６ビツトをセレクタ７−□を通して加算器８−１
の上位１６ビツトに入力する。すると、上記（２）のス
テップで加算器５−ＩＶＣおいて行わｎた演算の結果の
上位１６ビツトに対して「Ｃ−Ｂ」の下位ビットを加算
する演算が行われる。
同ｍＫユニットプロセッサ１−２においては、乗算部６
−２によって行われた乗算の結果ｒｃ ＠ＢＪの上位１
６ビツトをセレクタ７−２を通して加算器８−２の上位
１６ビツトに入力する。すると、上記（２）のステップ
で加算器り、において行われ次演算の結果の下位１６ビ
ツトに対してｆ−Ｃ−ＢＪの上位ビットを加算する演算
が行われる。
−２によって行われた乗算の結果ｒｃ ＠ＢＪの上位１
６ビツトをセレクタ７−２を通して加算器８−２の上位
１６ビツトに入力する。すると、上記（２）のステップ
で加算器り、において行われ次演算の結果の下位１６ビ
ツトに対してｆ−Ｃ−ＢＪの上位ビットを加算する演算
が行われる。
そして、加算器Ｆ３．ｌＫ桁上りがあるときは、桁上り
信号が加算器８−１から可変語長コントローラ１Ｏ−２
ＶＣよって加算器８−２の最下位ビットに入力さ扛る。
信号が加算器８−１から可変語長コントローラ１Ｏ−２
ＶＣよって加算器８−２の最下位ビットに入力さ扛る。
しかして、上位１６ビツトがＡ１下位１６ビツトがＢで
ある被乗数信号と、上位１６ビツトが０１下位１６ビツ
トがＤである乗数信号との積信号が加算器８−２と８−
１とによって得られる。即ち、加算器８−２にはその積
信号の上位３２ビツトの信号が蓄えられ、加算器８−１
には積信号の下位６２ビツトの信号が蓄えら扛る。
ある被乗数信号と、上位１６ビツトが０１下位１６ビツ
トがＤである乗数信号との積信号が加算器８−２と８−
１とによって得られる。即ち、加算器８−２にはその積
信号の上位３２ビツトの信号が蓄えられ、加算器８−１
には積信号の下位６２ビツトの信号が蓄えら扛る。
このように１第１図及び第２図に示した可変語長乗算回
路によｎば、ユニットプロセッサ間にデータを直接転送
することのできる乗算用バスが設けられているので、１
つのユニットプロセッサ１がコントローラ２からデータ
バス３を介して取シ込んだデータを必要に応じ乗算用バ
スを介して別のユニットプロセッサに転送することかで
きる。
路によｎば、ユニットプロセッサ間にデータを直接転送
することのできる乗算用バスが設けられているので、１
つのユニットプロセッサ１がコントローラ２からデータ
バス３を介して取シ込んだデータを必要に応じ乗算用バ
スを介して別のユニットプロセッサに転送することかで
きる。
従って、非常に簡単に基本語長の整数倍の語長どうしの
乗算を行うことができる。
乗算を行うことができる。
以上に述べたように、本発明は、乗算用ノくスによシュ
ニットプロセッサ間におけるデータの転送を直接的罠行
うことができる。従って、基本語長の整数倍のデータど
うしの乗算を非常に高速に行うことができる。
ニットプロセッサ間におけるデータの転送を直接的罠行
うことができる。従って、基本語長の整数倍のデータど
うしの乗算を非常に高速に行うことができる。
”図面は本発明の一実施例を説明するためのもので第１
図は可変語長乗算回路の全体を示すブロック図、第２図
は２つのユニットプロセッサの内部回路の構成の一例を
示すブロック図、第６図は基本語長の２倍のデータどう
しの乗算例を示す説明図である。 １・・・ユニットプロセッサ、 ２・・・コントロー
ラ、ろ・・・データバス、 ４・・・乗算用バス、
６・・・乗算器、 ７・・・セレクタ、 ８・・・加
算器、 ９・・・レジスタ、 １０・・・可変語長
コントローラ。
図は可変語長乗算回路の全体を示すブロック図、第２図
は２つのユニットプロセッサの内部回路の構成の一例を
示すブロック図、第６図は基本語長の２倍のデータどう
しの乗算例を示す説明図である。 １・・・ユニットプロセッサ、 ２・・・コントロー
ラ、ろ・・・データバス、 ４・・・乗算用バス、
６・・・乗算器、 ７・・・セレクタ、 ８・・・加
算器、 ９・・・レジスタ、 １０・・・可変語長
コントローラ。
Claims (1)
- 基本語長のデータどうしを乗算する乗算器と、該乗算器
で求められた部分積を桁移動するためのセレクタと、部
分積の和を求める加算器と１加算器で求めらｎた加算結
果を一時的ＩＣ譬えるためのレジスタと、前記加算器に
よｐ部分積の和を求める時に発生するキャリーの移動を
制御するコントローラと罠よって構成さｎるユニットプ
ロセッサを複数個乗算用バスを介して連結すると共に、
各プロセッサ間のデータの転送を乗算用バスを介して行
なうことを特徴とする可変語長乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57145448A JPS5935236A (ja) | 1982-08-24 | 1982-08-24 | 可変語長乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57145448A JPS5935236A (ja) | 1982-08-24 | 1982-08-24 | 可変語長乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935236A true JPS5935236A (ja) | 1984-02-25 |
Family
ID=15385453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57145448A Pending JPS5935236A (ja) | 1982-08-24 | 1982-08-24 | 可変語長乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935236A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231252A (ja) * | 1984-05-02 | 1985-11-16 | Matsushita Electric Ind Co Ltd | 単位処理装置 |
| FR2627297A1 (fr) * | 1988-02-15 | 1989-08-18 | Gallay Philippe | Multiplieur de nombres binaires a tres grand nombre de bits |
| US5136537A (en) * | 1991-11-19 | 1992-08-04 | Advanced Micro Devices, Inc. | Method and apparatus for determining the product of two numbers |
-
1982
- 1982-08-24 JP JP57145448A patent/JPS5935236A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231252A (ja) * | 1984-05-02 | 1985-11-16 | Matsushita Electric Ind Co Ltd | 単位処理装置 |
| FR2627297A1 (fr) * | 1988-02-15 | 1989-08-18 | Gallay Philippe | Multiplieur de nombres binaires a tres grand nombre de bits |
| US4970675A (en) * | 1988-02-15 | 1990-11-13 | Etat Francais Represente Par Le Ministre Des Postes | Multiplier for binary numbers comprising a very high number of bits |
| US5136537A (en) * | 1991-11-19 | 1992-08-04 | Advanced Micro Devices, Inc. | Method and apparatus for determining the product of two numbers |
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