JPS593532A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS593532A JPS593532A JP57112802A JP11280282A JPS593532A JP S593532 A JPS593532 A JP S593532A JP 57112802 A JP57112802 A JP 57112802A JP 11280282 A JP11280282 A JP 11280282A JP S593532 A JPS593532 A JP S593532A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- data
- memory access
- direct memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Memory System (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、データ伝送システムに於けるデータ処理装置
、特にマイクロプロセッサ等の処理装置を用いて蓄積プ
ログラムによりデータの多様化。
、特にマイクロプロセッサ等の処理装置を用いて蓄積プ
ログラムによりデータの多様化。
バッファリング、転送制御等の処理を行なうデータ処理
装置に関するものである。
装置に関するものである。
従来技術と問題点
データ伝送システムに於いては、バッファメモリのファ
イル管理１通信制御手順の管理等を、マイクロプロセッ
サ等の処理装置を用いて蓄積プログラムにより処理する
のが一般的であシ、例えは第１図又は第２図に示す栴成
が採用されている。
イル管理１通信制御手順の管理等を、マイクロプロセッ
サ等の処理装置を用いて蓄積プログラムにより処理する
のが一般的であシ、例えは第１図又は第２図に示す栴成
が採用されている。
第１図は片方向データ伝送の場合を示し、第２図は双方
向データ伝送の場合を示す。各図に於いて、ＣＰＵはマ
イクロプロセッサ等の処理装置、Ｍｌはプログラムを格
納した読取専用メモリ（ＲＯＭ）等のメモリ、Ｍ２はデ
ータの書込み又は読出しを行なうランダムアクセスメモ
リ（Ｒ，４Ａｆ）等のメモリ、ＢＳハ）＜ス、 ＩＦｌ
、ＩＦ５は入力インタフェースｉｔ、ＩＦ２．１Ｆ４ハ
出力インタフエース装置、Ｉ）ＭＡＣ１〜ＤＭＡＣ４は
ダイレクトメモリアクセス制御装置、ＣＴＬは制御部で
あシ、バスＢＳに接続される各メモリＭ１．Ｍ２．
インタフェース装置ＩＦ１〜ＩＦ４．ダイレクトメモリ
アクセス制御装置ＤＭＡＣ１〜ＤＭＡＣ４等は、それぞ
れアドレスが重複しないように割付けられている。
向データ伝送の場合を示す。各図に於いて、ＣＰＵはマ
イクロプロセッサ等の処理装置、Ｍｌはプログラムを格
納した読取専用メモリ（ＲＯＭ）等のメモリ、Ｍ２はデ
ータの書込み又は読出しを行なうランダムアクセスメモ
リ（Ｒ，４Ａｆ）等のメモリ、ＢＳハ）＜ス、 ＩＦｌ
、ＩＦ５は入力インタフェースｉｔ、ＩＦ２．１Ｆ４ハ
出力インタフエース装置、Ｉ）ＭＡＣ１〜ＤＭＡＣ４は
ダイレクトメモリアクセス制御装置、ＣＴＬは制御部で
あシ、バスＢＳに接続される各メモリＭ１．Ｍ２．
インタフェース装置ＩＦ１〜ＩＦ４．ダイレクトメモリ
アクセス制御装置ＤＭＡＣ１〜ＤＭＡＣ４等は、それぞ
れアドレスが重複しないように割付けられている。
バスＢＳを介してデータの授受を行なう場合、処理装置
ＣＰＵ又はダイレクトメモリアクセス制御装置ＤＭＡＣ
１〜ＤＭＡ Ｃ４からアドレス情報、リード／ライト指
定等を送出し、そのアドレスに該当するメモリ、インタ
フェース装置尋がアドレス情報を解読した結果選択され
、バスＢＳ上にデータを送出、或はバスＢＳ上のデータ
を受取るように動作する。
ＣＰＵ又はダイレクトメモリアクセス制御装置ＤＭＡＣ
１〜ＤＭＡ Ｃ４からアドレス情報、リード／ライト指
定等を送出し、そのアドレスに該当するメモリ、インタ
フェース装置尋がアドレス情報を解読した結果選択され
、バスＢＳ上にデータを送出、或はバスＢＳ上のデータ
を受取るように動作する。
又制御部ＣＴＬは、アドレス情報を基に、メモリＭ１．
Ｍ２、各インタフェース装置、ダイレクトメモリアクセ
ス制御装置等を指定する制御信号を作成するものであシ
、各装置がそれぞれアドレス情報を解読する無駄を少な
くする為に設けられている。
Ｍ２、各インタフェース装置、ダイレクトメモリアクセ
ス制御装置等を指定する制御信号を作成するものであシ
、各装置がそれぞれアドレス情報を解読する無駄を少な
くする為に設けられている。
第３図は制御部ＣＴＬの要部のブロック線図であシ、ア
ドレス情報の一部Ａ１２〜Ａ１５をデコーダＤＥＣでデ
コードし、信号Ｓｆ１ 、５Ｍ２にによシメモリＭ１．
Ｍ２を指定し、信号ＲＥＧによジインタフ、エース装置
、ダイレクトメモリアクセス制御装置等のハードレジス
タを指定する。例えはアドレスビットＡ１５が１０′で
あると、デコーダＤＥＣのゲートが閉じられ、且つ信号
ＳＭ２によシメモリＭ２が指定され、アドレスビット、
４１５が＃１”で、テトレスピットＡ１２〜Ａ１４のデ
コードが行なわれ、信号ＲＥＧ又は信号ＳＭ１又は５Ｍ
２によシレジスタの指定又はメモｌＪＭ１又はＭ２の指
定が行なわれる。
ドレス情報の一部Ａ１２〜Ａ１５をデコーダＤＥＣでデ
コードし、信号Ｓｆ１ 、５Ｍ２にによシメモリＭ１．
Ｍ２を指定し、信号ＲＥＧによジインタフ、エース装置
、ダイレクトメモリアクセス制御装置等のハードレジス
タを指定する。例えはアドレスビットＡ１５が１０′で
あると、デコーダＤＥＣのゲートが閉じられ、且つ信号
ＳＭ２によシメモリＭ２が指定され、アドレスビット、
４１５が＃１”で、テトレスピットＡ１２〜Ａ１４のデ
コードが行なわれ、信号ＲＥＧ又は信号ＳＭ１又は５Ｍ
２によシレジスタの指定又はメモｌＪＭ１又はＭ２の指
定が行なわれる。
入力装置（図示せず）からのデータは、入力インタフェ
ース装置ＩＦ１．ＩＦ３を介してメモリＭ２に一旦記憶
され、処理装置ｃｐｖは、メモＩ）Ｍｌに格納されてい
る転送手順プログラムに従って、メモリＭ２の内容を出
力インタフェース装置ＩＦ２ 、 ＩＦ４に送出して出
力装置（図示せず）に転送する。。
ース装置ＩＦ１．ＩＦ３を介してメモリＭ２に一旦記憶
され、処理装置ｃｐｖは、メモＩ）Ｍｌに格納されてい
る転送手順プログラムに従って、メモリＭ２の内容を出
力インタフェース装置ＩＦ２ 、 ＩＦ４に送出して出
力装置（図示せず）に転送する。。
高速且つ大容量のデータの入出力については、処理装置
ＣＰＵは入出力のインタフェース装置ＩＦ１〜ＩＦ４及
びダイレクトメモリアクセス制御装置ＤＭＡ １〜ＤＭ
Ａ ４を制御し、ダイレクトメモリアクセス方式によシ
直接メモリＭ２との間でデータの転送を行なわせ、処理
装置ＣＰＵの処理負担を軽減させるのが一般的である。
ＣＰＵは入出力のインタフェース装置ＩＦ１〜ＩＦ４及
びダイレクトメモリアクセス制御装置ＤＭＡ １〜ＤＭ
Ａ ４を制御し、ダイレクトメモリアクセス方式によシ
直接メモリＭ２との間でデータの転送を行なわせ、処理
装置ＣＰＵの処理負担を軽減させるのが一般的である。
このダイレクトメモリアクセス方式によりデータを転送
する場合、例えば入力インタフェース装置ＩＦ１からメ
モリＭ２ にデータを転送する場合、ダイレクトメモリ
アクセス制御装置ＤＭＡＣ１から処理装置ｃｐｖヘバス
占有要求信号を送出し、処理装置ＣＰＵはその要求信号
を受付けることによシブログラム処理を休止し、ダイレ
クトメモリアクセス制御装置ＤＭＡＣ１がバスＢＳを占
有して入力インタフェース装置ＩＦ１からのデータをメ
モリＭ２に転送させる。
する場合、例えば入力インタフェース装置ＩＦ１からメ
モリＭ２ にデータを転送する場合、ダイレクトメモリ
アクセス制御装置ＤＭＡＣ１から処理装置ｃｐｖヘバス
占有要求信号を送出し、処理装置ＣＰＵはその要求信号
を受付けることによシブログラム処理を休止し、ダイレ
クトメモリアクセス制御装置ＤＭＡＣ１がバスＢＳを占
有して入力インタフェース装置ＩＦ１からのデータをメ
モリＭ２に転送させる。
ここで処理装置ＣＰＵによシ取扱われるアドレス空間は
有限であり、従って取扱うデータ容量に制限があるから
、多重回線数が限定され、又転送データの単位を大きく
することができない等の不都複数の処理装置を設けて機
能分担を図る必要が生じることがある。しかし、ハード
ウェアの増加と共に、ソフトウェアの分割損の増大等の
欠点が生じる。
有限であり、従って取扱うデータ容量に制限があるから
、多重回線数が限定され、又転送データの単位を大きく
することができない等の不都複数の処理装置を設けて機
能分担を図る必要が生じることがある。しかし、ハード
ウェアの増加と共に、ソフトウェアの分割損の増大等の
欠点が生じる。
発明の目的
本発明は、アドレス情報の有効利用にょシ、経済的にデ
ータ処理能力を向上させることを目的とするものである
。
ータ処理能力を向上させることを目的とするものである
。
発明の構成
メモリは６４ＫＢ、 １２８ｆ＃、 ２５６ＫＢ 等の
如く記憶容量の大きいものが使用される傾向にある為、
プログラムメモリや他の装置のアドレスと重複する部分
についてはアクセス出来ないような手段が講じられ、使
用されない部分が残されたままとなる。
如く記憶容量の大きいものが使用される傾向にある為、
プログラムメモリや他の装置のアドレスと重複する部分
についてはアクセス出来ないような手段が講じられ、使
用されない部分が残されたままとなる。
このような不便、用部分を、ダイレクトメモリアクセス
等によるデータ転送時に、同一アドレスを重複して使用
することによシ、選択して使用できるようにしたもので
ある。以下実施例について詳細に説明する。
等によるデータ転送時に、同一アドレスを重複して使用
することによシ、選択して使用できるようにしたもので
ある。以下実施例について詳細に説明する。
発明の実施例
第４図は本発明の一実施例のブロック線図であシ、第１
図及び第２図と同一符号は同一部分を示し、ＥＳＣはバ
ス制御部、Ｍ３はメモリＭ１と同一アドレスを割付けら
れたメモリである。バスＢＳには処理装［ＣＰＵ 、メ
モリＭ１〜Ｍ６、入出力のインタフェース装置ＩＦ１．
ＩＦ２及びダイレクトメモリアクセス制御部ｆｋＤＭ
ＡＣ１、Ｉ）ＭＡＣ２が接続されている。
図及び第２図と同一符号は同一部分を示し、ＥＳＣはバ
ス制御部、Ｍ３はメモリＭ１と同一アドレスを割付けら
れたメモリである。バスＢＳには処理装［ＣＰＵ 、メ
モリＭ１〜Ｍ６、入出力のインタフェース装置ＩＦ１．
ＩＦ２及びダイレクトメモリアクセス制御部ｆｋＤＭ
ＡＣ１、Ｉ）ＭＡＣ２が接続されている。
バス制御部ＥＳＣは、処理装置ＣＰＵからのバス占有許
可信号によってメモ１Ｊｆ１をバスＢＳから切離して、
その代シにメモリＭ６をバスＢＳに接続する制御を行な
うもので、このときダイレクトメモリアクセス制御装置
１）ＨＡ（Ａの制御に従って入力インタフェース装置Ｉ
Ｆ１からメモリＭ２ 又はＭ３ヘバスＢＳを介してデー
タを転送することができ、又ダイレクトメモリアクセス
制御装置ＤＭＡＣ２の制御に従って出力インタフェース
装置ＩＦ２ヘメモリＭ２又はＭ６からバスＢＳを介して
データを転送することができる。従って従来はメモリＭ
２のみを用いてダイレクトメモリアクセス方式によシデ
ータの転送が行なわれていたが、前述の実施例では、メ
モリＭ６も用いることができるので、転送データの単位
を大きくすることができる。
可信号によってメモ１Ｊｆ１をバスＢＳから切離して、
その代シにメモリＭ６をバスＢＳに接続する制御を行な
うもので、このときダイレクトメモリアクセス制御装置
１）ＨＡ（Ａの制御に従って入力インタフェース装置Ｉ
Ｆ１からメモリＭ２ 又はＭ３ヘバスＢＳを介してデー
タを転送することができ、又ダイレクトメモリアクセス
制御装置ＤＭＡＣ２の制御に従って出力インタフェース
装置ＩＦ２ヘメモリＭ２又はＭ６からバスＢＳを介して
データを転送することができる。従って従来はメモリＭ
２のみを用いてダイレクトメモリアクセス方式によシデ
ータの転送が行なわれていたが、前述の実施例では、メ
モリＭ６も用いることができるので、転送データの単位
を大きくすることができる。
第５図は本発明の他の実施例のブロック線図でおり、第
１図、第２図及び第４図と同一符号は同一部分を示し、
Ｍ４はメモリである。メモリＪ／３゜Ｍ４はメモリＭ１
と同じアドレスを割付けられてお９、メモリＭ６は入力
インタフェース装置ＩＦ１から出力インタフェース装置
ＩＦ２へ向うデータのバックアメモリとして、又メモリ
Ｍ４は入力インタフェース装置ＩＦ５から出力インタフ
ェース装置ＩＦ４へ向うデータのバッファメモリとして
用いるものである。
１図、第２図及び第４図と同一符号は同一部分を示し、
Ｍ４はメモリである。メモリＪ／３゜Ｍ４はメモリＭ１
と同じアドレスを割付けられてお９、メモリＭ６は入力
インタフェース装置ＩＦ１から出力インタフェース装置
ＩＦ２へ向うデータのバックアメモリとして、又メモリ
Ｍ４は入力インタフェース装置ＩＦ５から出力インタフ
ェース装置ＩＦ４へ向うデータのバッファメモリとして
用いるものである。
バス制御部ＥＳＣは処理装置ＣＰＵからのバス占有許可
信号がどのダイレクトメモリアクセス制御装置に対して
出力されているかを解析し、ダイレクトメモリアクセス
制御装置ＤＭＡＣ１，ＤＭＡＣ２に対する場合は、メモ
リＭ１の代シにメモリＭ６をバスＢＳに接続し、ダイレ
クトメモリアクセス制御装置ＤＭＡＣ５，１）ＭＡＣ４
に対する場合はメモリＭ１の代シにメモリＭ４をバスＢ
Ｓに接続するように制御する。
信号がどのダイレクトメモリアクセス制御装置に対して
出力されているかを解析し、ダイレクトメモリアクセス
制御装置ＤＭＡＣ１，ＤＭＡＣ２に対する場合は、メモ
リＭ１の代シにメモリＭ６をバスＢＳに接続し、ダイレ
クトメモリアクセス制御装置ＤＭＡＣ５，１）ＭＡＣ４
に対する場合はメモリＭ１の代シにメモリＭ４をバスＢ
Ｓに接続するように制御する。
ダイレクトメモリアクセス制御装置からのバス占有賛求
信号は処理装置ＣＰＵではハードウェア的に受付けられ
て、バス占有許可信号が出力されるので、例えば入力イ
ンタフェース装置ＩＦＩからメモＩ） Ｍ５にデータを
転送し、同時にメモリＭ４から出力インタ７エース装置
ＩＦ４にデータを転送する場合にも、バスの切換えが自
動的にかつ瞬時に行なわれ、プログラム処理を介するこ
とがないので、処理装置ＣＰＵの処理負担を増加するこ
とはない。
信号は処理装置ＣＰＵではハードウェア的に受付けられ
て、バス占有許可信号が出力されるので、例えば入力イ
ンタフェース装置ＩＦＩからメモＩ） Ｍ５にデータを
転送し、同時にメモリＭ４から出力インタ７エース装置
ＩＦ４にデータを転送する場合にも、バスの切換えが自
動的にかつ瞬時に行なわれ、プログラム処理を介するこ
とがないので、処理装置ＣＰＵの処理負担を増加するこ
とはない。
第６図（α）、（，６）はバス制御部の要部ブロック線
図であり、ＤＥＣはデコーダ、０１〜Ｇ７はゲート回路
である。第６図（、）は第４図のバス制御部Ｂ’ＳＣの
一例の要部を示し、ダイレフトメモリアクセスによるデ
ータ転送の為のバス占有許可信号ＤＭＡによシゲート回
路Ｇ６が閉じられ、メモリＭ１を指定する信号ＳＭ１の
出力が禁止され、信号ＳＭ５によシメモリＭ３が指定さ
れる。
図であり、ＤＥＣはデコーダ、０１〜Ｇ７はゲート回路
である。第６図（、）は第４図のバス制御部Ｂ’ＳＣの
一例の要部を示し、ダイレフトメモリアクセスによるデ
ータ転送の為のバス占有許可信号ＤＭＡによシゲート回
路Ｇ６が閉じられ、メモリＭ１を指定する信号ＳＭ１の
出力が禁止され、信号ＳＭ５によシメモリＭ３が指定さ
れる。
第６図（ｂ）は第５図のバス制御部ＥＳＣの一例の要部
を示し、ＤＭＡ１〜ＤＭＡ４はダイレクトメモリアクセ
ス制御装置ＤＭＡＣ１〜ＤＭＡ Ｃ４の制御によるデー
タ転送を可能とするバス占有許可信号であシ、それらの
何れか一つのバス占有許可信号が加えられるを指定する
信号ＳＭ １ 、５Ｍ２の出力が禁止され、信号ＤＭＡ
１ 、ＤＭＡ ２の何れかが加えられると、信号ＳＭ
５が出力されてメモリＭ６が指定され、信号ＤＭＡ３゜
ＤＭＡ ４の何れかが加えられると、信号ＳＭ４が出力
されてメモリＭ４が指定される。このようなバス制御部
は集中した構成とする代りに、それぞれ分散配置するこ
とも可能である。
を示し、ＤＭＡ１〜ＤＭＡ４はダイレクトメモリアクセ
ス制御装置ＤＭＡＣ１〜ＤＭＡ Ｃ４の制御によるデー
タ転送を可能とするバス占有許可信号であシ、それらの
何れか一つのバス占有許可信号が加えられるを指定する
信号ＳＭ １ 、５Ｍ２の出力が禁止され、信号ＤＭＡ
１ 、ＤＭＡ ２の何れかが加えられると、信号ＳＭ
５が出力されてメモリＭ６が指定され、信号ＤＭＡ３゜
ＤＭＡ ４の何れかが加えられると、信号ＳＭ４が出力
されてメモリＭ４が指定される。このようなバス制御部
は集中した構成とする代りに、それぞれ分散配置するこ
とも可能である。
Ｍｌとを用いた場合、メモリＭ１のアドレス’ｏｏｏｏ
”〜’ ５ ＦＦＦ”と同一のアドレスをメモリＭ３に
相当する領域Ａ１に割当て、メモリＭ２に相当する領域
Ａ２にアドレス’ ６０００″〜’ＦＦＦＦ’ を割
当てたとすると、従来は６４ＫＢのメモリを用いて小型
化を図ったとしても、領域Ａ２のみの４０ＫＢ分の容量
をデータ記憶用に利用できるに過ぎなかったが、本発明
によれば、６４ＫＢのメモリの全体をデータ記憶用に利
用できることになる。
”〜’ ５ ＦＦＦ”と同一のアドレスをメモリＭ３に
相当する領域Ａ１に割当て、メモリＭ２に相当する領域
Ａ２にアドレス’ ６０００″〜’ＦＦＦＦ’ を割
当てたとすると、従来は６４ＫＢのメモリを用いて小型
化を図ったとしても、領域Ａ２のみの４０ＫＢ分の容量
をデータ記憶用に利用できるに過ぎなかったが、本発明
によれば、６４ＫＢのメモリの全体をデータ記憶用に利
用できることになる。
即ちダイレフトメモリアクセスによシデータをで、プロ
グラムを格納したメモリＭ１ へのアクセスが無く、従
ってメモリＭ１に割付けられたアドレスをメモリＭ３に
割付けた２重アドレスでもって記憶容量の大きいメモリ
を有効に利用し、それによって転送データの単位を大き
くすることができ、又多重回線数の増加を図ることがで
きる。又メモリのみでなく、他の装置に対しても、同様
に同一のアドレスを割付けて、バス占有許可信号の識別
によシ伺れかの装置を選択するようにすることもできる
。又２重アドレスのみでなく、６重。
グラムを格納したメモリＭ１ へのアクセスが無く、従
ってメモリＭ１に割付けられたアドレスをメモリＭ３に
割付けた２重アドレスでもって記憶容量の大きいメモリ
を有効に利用し、それによって転送データの単位を大き
くすることができ、又多重回線数の増加を図ることがで
きる。又メモリのみでなく、他の装置に対しても、同様
に同一のアドレスを割付けて、バス占有許可信号の識別
によシ伺れかの装置を選択するようにすることもできる
。又２重アドレスのみでなく、６重。
４重アドレスを割付ける場合にも適用することができる
。
。
発明の詳細
な説明したように本発明は、バスＢＳに対して同一のア
ドレスを割付けた複数の装置又はメモリを配置し、ダイ
レクトメモリアクセス許可信号を識別して前記複数の装
置又はメモリのうちの一つを選択してバスＢＳに接続す
る制御部ＥＳＣを設けたことにより、アドレス空間の制
約を緩和し、転送データ単位の増大、取扱い得る回線数
の増大等を経済的に可能とすることができる利点がある
。
ドレスを割付けた複数の装置又はメモリを配置し、ダイ
レクトメモリアクセス許可信号を識別して前記複数の装
置又はメモリのうちの一つを選択してバスＢＳに接続す
る制御部ＥＳＣを設けたことにより、アドレス空間の制
約を緩和し、転送データ単位の増大、取扱い得る回線数
の増大等を経済的に可能とすることができる利点がある
。
第１図及び第２図は従来のデータ処理装置のブロック線
図、第６図は従来の制御部の要部ブロック線図、第４図
及び第５図は本発明のそれぞれ異なる実施例のブロック
線図、第６図（Ｇ）ｌ（Ａ）は本発明のそれぞれ異なる
実施例の制御部の要部ブロック線図、第７図はメモリの
アドレス空間の一例の説明図である。 ＣＰＵは処理装置、Ｍ１〜Ｍ４はメモリ、ＢＳはバス、
ＩＦｌ、ＩＦ３は入力インタフェース装置、ＩＦ２ 、
ＩＦ４は出力インタフェース装置、ＤＭＡＣ１〜ＤＭ
ＡＣ４はダイレクトメモリアクセス制御装置、ＥＳＣは
バス制御部である。 特許出願人富士通株式会社外１名 代理人 弁理士 玉蟲久五部外３名 第１図 第２図 第 ３ 図 第４図 ｗｊ ｓ 図 第６図 （ａ） （ト） 第 ７ 図 １６１−
図、第６図は従来の制御部の要部ブロック線図、第４図
及び第５図は本発明のそれぞれ異なる実施例のブロック
線図、第６図（Ｇ）ｌ（Ａ）は本発明のそれぞれ異なる
実施例の制御部の要部ブロック線図、第７図はメモリの
アドレス空間の一例の説明図である。 ＣＰＵは処理装置、Ｍ１〜Ｍ４はメモリ、ＢＳはバス、
ＩＦｌ、ＩＦ３は入力インタフェース装置、ＩＦ２ 、
ＩＦ４は出力インタフェース装置、ＤＭＡＣ１〜ＤＭ
ＡＣ４はダイレクトメモリアクセス制御装置、ＥＳＣは
バス制御部である。 特許出願人富士通株式会社外１名 代理人 弁理士 玉蟲久五部外３名 第１図 第２図 第 ３ 図 第４図 ｗｊ ｓ 図 第６図 （ａ） （ト） 第 ７ 図 １６１−
Claims (1)
- 処理装置、プログラムメモリ、データメモリ、ダイレク
トメモリアクセス制御装置、入出力インタフェース装置
及びこれらに共通のバスを備え、ダイレクトメモリアク
セス制御によシパスを介してデータの授受を行なうデー
タ処理装置に於いて、同一のバスに対して同一のアドレ
スを割付けた複数の装置又はメモリを配置すると共に、
ダイレクトメモリアクセス許可信号を識別し、前記同一
のアドレスを有する複数の装置又はメモリからその一つ
を選択して接続する制御部を有することを特徴とすゐデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112802A JPS593532A (ja) | 1982-06-30 | 1982-06-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112802A JPS593532A (ja) | 1982-06-30 | 1982-06-30 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593532A true JPS593532A (ja) | 1984-01-10 |
Family
ID=14595888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112802A Pending JPS593532A (ja) | 1982-06-30 | 1982-06-30 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593532A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988006319A1 (fr) * | 1987-02-14 | 1988-08-25 | Fanuc Ltd | Dispositif de transfert de donnees a acces direct a la memoire |
| KR20010019952A (ko) * | 1999-08-31 | 2001-03-15 | 박종섭 | 디엠에이를 이용한 통신 시스템의 제어국내 디에스피와 셀렉터간의 패킷 통신방법 |
-
1982
- 1982-06-30 JP JP57112802A patent/JPS593532A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988006319A1 (fr) * | 1987-02-14 | 1988-08-25 | Fanuc Ltd | Dispositif de transfert de donnees a acces direct a la memoire |
| KR20010019952A (ko) * | 1999-08-31 | 2001-03-15 | 박종섭 | 디엠에이를 이용한 통신 시스템의 제어국내 디에스피와 셀렉터간의 패킷 통신방법 |
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