JPS5935480A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5935480A JPS5935480A JP57147379A JP14737982A JPS5935480A JP S5935480 A JPS5935480 A JP S5935480A JP 57147379 A JP57147379 A JP 57147379A JP 14737982 A JP14737982 A JP 14737982A JP S5935480 A JPS5935480 A JP S5935480A
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- JP
- Japan
- Prior art keywords
- active layer
- layer
- recessed part
- film
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は半導体装置に係り、特にリセス構造のＧａＡｓ
電界効果型トランジスタ（ＦＥ′ｒ）の構造に関する。
電界効果型トランジスタ（ＦＥ′ｒ）の構造に関する。
（ｂｌ 従来技術と問題点
従来ＧａＡｓ Ｆ Ｅ Ｔは、電気的特性の安定化の
ため、ソース及びドレイン電極形成後、素子表面に化学
気相成長法（ＣＶＤ法）を用いて二酸化シリコン（５ｉ
０２ ）膜或いは窒化シリコン−（Ｓｉ３Ｎ４）膜のよ
うな絶縁膜を形成し、これを表面保護膜としていた。
ため、ソース及びドレイン電極形成後、素子表面に化学
気相成長法（ＣＶＤ法）を用いて二酸化シリコン（５ｉ
０２ ）膜或いは窒化シリコン−（Ｓｉ３Ｎ４）膜のよ
うな絶縁膜を形成し、これを表面保護膜としていた。
ところが基板材料がＧａＡｓのため、上記保護膜形成工
程を凡そ４５０（’Ｃ）以下の比較的低温において実施
しなければならい。従って形成された絶縁膜の膜質は完
全でなく、また上記絶縁膜とＧａＡｓ層との界面に多量
のトラップが存在する。そのためかかる従来のＧａＡｓ
Ｆ Ｅ Ｔにおいては、界面リーク電流やＧａＡｓ
１！表面の空乏化を生じるという問題があり、電気的特
性及び信頼度が必ずしも満足し得るとは言い難かった。
程を凡そ４５０（’Ｃ）以下の比較的低温において実施
しなければならい。従って形成された絶縁膜の膜質は完
全でなく、また上記絶縁膜とＧａＡｓ層との界面に多量
のトラップが存在する。そのためかかる従来のＧａＡｓ
Ｆ Ｅ Ｔにおいては、界面リーク電流やＧａＡｓ
１！表面の空乏化を生じるという問題があり、電気的特
性及び信頼度が必ずしも満足し得るとは言い難かった。
ｔｅｌ 発明の目的
本発明の目的は上記問題点を解消して、改良された表面
保護膜を具備せるＧａＡｓ Ｆ Ｅ Ｔを提供するこ
とにある。
保護膜を具備せるＧａＡｓ Ｆ Ｅ Ｔを提供するこ
とにある。
＋ｄｌ 発明の構成
本発明の特徴は、選択的に凹部が形成された半導体能動
層と、前記能動層の主面上に前記凹部を挟んで対向して
配設された一対のオーミック電極と、前記凹部内におい
て前記能動層とショットキ接触をなずゲート電極とを有
し、且つ前記能動層の主面の前記一対のオーミック電極
形成部を除く残りの領域が前記能動層の酸化物層により
被覆されてなることにある。
層と、前記能動層の主面上に前記凹部を挟んで対向して
配設された一対のオーミック電極と、前記凹部内におい
て前記能動層とショットキ接触をなずゲート電極とを有
し、且つ前記能動層の主面の前記一対のオーミック電極
形成部を除く残りの領域が前記能動層の酸化物層により
被覆されてなることにある。
（ｅ） 発明の実施例
以下本発明の一実施例をその製造工程と共に、第１図〜
第６図を用いて説明する。
第６図を用いて説明する。
第１図において、１はＧａＡｓよりなる半絶縁性基板、
２はノンドープのＧａＡｓよりなるバッファ層、３はｎ
１ＧａＡｓよりなる能動層である。
２はノンドープのＧａＡｓよりなるバッファ層、３はｎ
１ＧａＡｓよりなる能動層である。
上記バッファ層２及び能動Ｍ３はいずれも半絶縁性基板
１上に液相エピタキシアル成長法により連続的に成長せ
しめる。上記バッファＭ２の厚さは例えば凡そ５〔μｍ
〕、能動層３の不純物濃度は例えば凡そＩ ＸＩＯ（ｃ
ｍ’） 、厚さは例えば凡そ０．５〔μｍ〕としてよい
。
１上に液相エピタキシアル成長法により連続的に成長せ
しめる。上記バッファＭ２の厚さは例えば凡そ５〔μｍ
〕、能動層３の不純物濃度は例えば凡そＩ ＸＩＯ（ｃ
ｍ’） 、厚さは例えば凡そ０．５〔μｍ〕としてよい
。
上述の如くエピタキシアル成長を終了した後、同図に示
すように金・ゲルマニウム／金（＾ｕＧｅ／Ａｕ）を、
能動層３の表面に選択的に被着せしめ、ソース電極４及
びドレイン電極５を形成する。
すように金・ゲルマニウム／金（＾ｕＧｅ／Ａｕ）を、
能動層３の表面に選択的に被着せしめ、ソース電極４及
びドレイン電極５を形成する。
次いで第２図に示す如く非酸化性雰囲気例えば窒素（Ｎ
２）中において凡そ４５０（’Ｃ）の温度で加熱処理を
施して、上記ソース電極４及びドレイン電極５と能動層
３とのアロイ層６を形成し、更に酸化性雰囲気例えば酸
素（０２）と窒素（Ｎ２）との混合雰囲気中において、
凡そ４００（”Ｃ）の温度で加熱処理を施すことにより
、上記ソース電極４及びドレイン電極５に被覆去れてい
る部分を除く残りの能動層の露出せる表面を酸化し、例
えば凡そ０．１〜０．２〔μｍ〕の厚さの酸化Ｎ７を形
成する。
２）中において凡そ４５０（’Ｃ）の温度で加熱処理を
施して、上記ソース電極４及びドレイン電極５と能動層
３とのアロイ層６を形成し、更に酸化性雰囲気例えば酸
素（０２）と窒素（Ｎ２）との混合雰囲気中において、
凡そ４００（”Ｃ）の温度で加熱処理を施すことにより
、上記ソース電極４及びドレイン電極５に被覆去れてい
る部分を除く残りの能動層の露出せる表面を酸化し、例
えば凡そ０．１〜０．２〔μｍ〕の厚さの酸化Ｎ７を形
成する。
次いで第３図に示す如く上記酸化層８及びソース及びド
レイン電極上を含む基板１上全面に、例えばＣＶＤ法に
より、二酸化シリコン（ＳｉＯ２）膜８を形成し、その
上に上記一対のオーミック電極の間に所定の開口１０を
有するレジスト膜９を形成する。
レイン電極上を含む基板１上全面に、例えばＣＶＤ法に
より、二酸化シリコン（ＳｉＯ２）膜８を形成し、その
上に上記一対のオーミック電極の間に所定の開口１０を
有するレジスト膜９を形成する。
次いで第４図に示すように、上記レジスト膜９をマスク
として、まず５ｉ０２膜８を弗酸系の薬品を用いて選択
的に除去する。このときサイドエツチングにより ５ｉ
０２膜８の開口部寸法は図示した如くレジスト膜の開口
１０より僅かに大きく形成される。この後、異方性エソ
チンダ液を用いて処理することにより、上記開口３部の
能動層３表面を選択的に除去し、能動層３表面に凹部１
１を形成する。ここで形成された四部１１は、頂部の寸
法が前記５ｉ０２膜８の開口寸法と略等しくなる。
として、まず５ｉ０２膜８を弗酸系の薬品を用いて選択
的に除去する。このときサイドエツチングにより ５ｉ
０２膜８の開口部寸法は図示した如くレジスト膜の開口
１０より僅かに大きく形成される。この後、異方性エソ
チンダ液を用いて処理することにより、上記開口３部の
能動層３表面を選択的に除去し、能動層３表面に凹部１
１を形成する。ここで形成された四部１１は、頂部の寸
法が前記５ｉ０２膜８の開口寸法と略等しくなる。
本工程において、能動層３の選択的除去に先立ち、第４
図に見られる如く、既に形成されている一対のオーミッ
ク電極４及び５表面にそれぞれ剣状導体１２．１２を接
触せしめ、両者間に電流６１１３を接続し、所定の電圧
を印加したときにこの電流計１３に流れる電流を監視し
ながら上述の能動層３のエツチングを行えば、凹部１１
底部に残留せしめる能動Ｎ１４の厚さを正確に制御する
ことが出来る。
図に見られる如く、既に形成されている一対のオーミッ
ク電極４及び５表面にそれぞれ剣状導体１２．１２を接
触せしめ、両者間に電流６１１３を接続し、所定の電圧
を印加したときにこの電流計１３に流れる電流を監視し
ながら上述の能動層３のエツチングを行えば、凹部１１
底部に残留せしめる能動Ｎ１４の厚さを正確に制御する
ことが出来る。
即ち上述の電流はエツチングの進行と共に減少するので
、残留せしめる能動層１４の厚さと電流値との相関を予
め調べておくことにより、上記制御を行うことが出来る
。
、残留せしめる能動層１４の厚さと電流値との相関を予
め調べておくことにより、上記制御を行うことが出来る
。
このような制御方法は、当該エツチング工程を実施する
に際し、既にソース電極４及びドレイン電極５が存在す
ることにより、可能となるものである。
に際し、既にソース電極４及びドレイン電極５が存在す
ることにより、可能となるものである。
次いで第５図に示す如く、アルミニウム（Ａｌ）を蒸着
法により被着せしめて、ゲート電極１５を形成する。
法により被着せしめて、ゲート電極１５を形成する。
この後第６図に示すように、凹部１１の形成工程におい
てマスクとして用いた５ｉ０２ ｌ！ｌ！８ 、 レ
ジスト膜９及びこのレジスト膜９上に被着せるＡｌｌＮ
１３を除去して、本実施例の半導体装置の完成体が得ら
れる。本工程はリフトオフ法、即ち５ｉ０２ＩＮＳを弗
酸系の薬品により除去することにより、その上に積層さ
れたレジスト膜９及びＡｊ！［１５も同時に除去出来る
。
てマスクとして用いた５ｉ０２ ｌ！ｌ！８ 、 レ
ジスト膜９及びこのレジスト膜９上に被着せるＡｌｌＮ
１３を除去して、本実施例の半導体装置の完成体が得ら
れる。本工程はリフトオフ法、即ち５ｉ０２ＩＮＳを弗
酸系の薬品により除去することにより、その上に積層さ
れたレジスト膜９及びＡｊ！［１５も同時に除去出来る
。
以上により得られた本実施例の半導体装置は、能動層３
の主面の、ソース電極４及びドレイン電極５が形成され
た部分を除く残りの部分は、能動層３を構成するＧａＡ
ｓの酸化層６により被覆されている。この酸化層６は高
抵抗層であり且つ膜質を良好で、従来の３１０２膜やＳ
ｉ３Ｎ４膜を用いた場合と異なり、界面リーク電流が大
幅に減少する。
の主面の、ソース電極４及びドレイン電極５が形成され
た部分を除く残りの部分は、能動層３を構成するＧａＡ
ｓの酸化層６により被覆されている。この酸化層６は高
抵抗層であり且つ膜質を良好で、従来の３１０２膜やＳ
ｉ３Ｎ４膜を用いた場合と異なり、界面リーク電流が大
幅に減少する。
従って半導体装置の電気的特性及び信頼度が向上する。
（ｆ） 発明の詳細
な説明した如く本発明により、界面リーク電流の少ない
良質の保護膜を表面に具備せるＧａＡｓＦＥＴが提供さ
れる。
良質の保護膜を表面に具備せるＧａＡｓＦＥＴが提供さ
れる。
第１図〜第６図は本発明の一実施例を製造工程と共に示
す要部断面図である。 図において、１はＧａＡｓよりなる半絶縁性基板、２は
ノンドープのＧａＡｓよりなるハソファ層、３はｎ型Ｇ
ａＡｓよりなる能動層、４及び５はそれぞれソース電極
及びドレイン電極、６はアロイ屓、７はＧａ’Ａｓの酸
化層、１１は能動層表面に形成された凹部、１４は上記
凹部１１の底部に残留せしめた能動層、１５は能動Ｍ１
４表面とショットキ接触を形成するゲート電極を示す。 法 派
す要部断面図である。 図において、１はＧａＡｓよりなる半絶縁性基板、２は
ノンドープのＧａＡｓよりなるハソファ層、３はｎ型Ｇ
ａＡｓよりなる能動層、４及び５はそれぞれソース電極
及びドレイン電極、６はアロイ屓、７はＧａ’Ａｓの酸
化層、１１は能動層表面に形成された凹部、１４は上記
凹部１１の底部に残留せしめた能動層、１５は能動Ｍ１
４表面とショットキ接触を形成するゲート電極を示す。 法 派
Claims (1)
- 選択的に凹部が形成された半導体能動層と、前記能動層
の主面上に前記四部を挟んで対向して配設された一対の
オーミック電極と、前記凹部内において前記能動層とシ
ョットキ接触をなすゲート電極とを有し、且つ前記能動
層の主面の前記一対のオーミック電極形成部を除く残り
の領域が前記能動層の酸化物層により被覆されてなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147379A JPS5935480A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147379A JPS5935480A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935480A true JPS5935480A (ja) | 1984-02-27 |
Family
ID=15428906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147379A Pending JPS5935480A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935480A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274477A (ja) * | 1988-04-26 | 1989-11-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02165641A (ja) * | 1988-12-20 | 1990-06-26 | Sanyo Electric Co Ltd | 電界効果トランジスタの製造方法 |
| US5031006A (en) * | 1985-06-07 | 1991-07-09 | U.S. Philips Corp. | Semiconductor device having a Schottky decoupling diode |
-
1982
- 1982-08-24 JP JP57147379A patent/JPS5935480A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031006A (en) * | 1985-06-07 | 1991-07-09 | U.S. Philips Corp. | Semiconductor device having a Schottky decoupling diode |
| JPH01274477A (ja) * | 1988-04-26 | 1989-11-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02165641A (ja) * | 1988-12-20 | 1990-06-26 | Sanyo Electric Co Ltd | 電界効果トランジスタの製造方法 |
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