JPH01274477A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01274477A JPH01274477A JP10490888A JP10490888A JPH01274477A JP H01274477 A JPH01274477 A JP H01274477A JP 10490888 A JP10490888 A JP 10490888A JP 10490888 A JP10490888 A JP 10490888A JP H01274477 A JPH01274477 A JP H01274477A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［概要］
ＧａＡｓなど化合物半導体からなるリセス構造ＭＥＳＦ
ＥＴの製造方法に関し、 ゲート耐圧、ｖｔｈの均一性などのデバイス特性を改善
させることを目的とし、 リセス部にショットキー接合を有するＭＥＳＦＥＴの製
造方法において、 活性層を被覆したスペーサ用絶縁膜上にリセス部形成用
のマスクパターンを形成し、該マスクパターンを遮蔽膜
として前記スペーサ用絶縁膜をドライエツチングして、
リセス部上のスペーサ用絶縁膜を除去する工程、 次いで、前記マスクパターンを除去して、エツチングダ
メージを除去するための熱処理をおこなった後、該活性
層をエツチングしてリセス部を形成する工程が含まれて
なることを特徴とする。
ＥＴの製造方法に関し、 ゲート耐圧、ｖｔｈの均一性などのデバイス特性を改善
させることを目的とし、 リセス部にショットキー接合を有するＭＥＳＦＥＴの製
造方法において、 活性層を被覆したスペーサ用絶縁膜上にリセス部形成用
のマスクパターンを形成し、該マスクパターンを遮蔽膜
として前記スペーサ用絶縁膜をドライエツチングして、
リセス部上のスペーサ用絶縁膜を除去する工程、 次いで、前記マスクパターンを除去して、エツチングダ
メージを除去するための熱処理をおこなった後、該活性
層をエツチングしてリセス部を形成する工程が含まれて
なることを特徴とする。
［産業上の利用分野コ
本発明は半導体装置の製造方法のうち、特に、ＧａＡｓ
など化合物半導体からなるリセス構造ＭＥＳＦＥＴの製
造方法に関する。
など化合物半導体からなるリセス構造ＭＥＳＦＥＴの製
造方法に関する。
例えば、ＧａＡｓＭＥ Ｓ Ｆ ＥＴ （ガリウム砒素
金属半導体電界効果トランジスタ）は衛星通信、地上マ
イクロ波通信用として汎用されているが、このようなＭ
ＥＳＦＥＴにおいてはリセス（ｒｅｃｅｓｓ ：窪み）
構造に形成されることが多く、そのリセス構造は特性へ
の影響が大きいために、形成方法の十分な検討が必要で
ある。
金属半導体電界効果トランジスタ）は衛星通信、地上マ
イクロ波通信用として汎用されているが、このようなＭ
ＥＳＦＥＴにおいてはリセス（ｒｅｃｅｓｓ ：窪み）
構造に形成されることが多く、そのリセス構造は特性へ
の影響が大きいために、形成方法の十分な検討が必要で
ある。
［従来の技術］
さて、リセス構造のＭＥＳＦＥＴはゲート電極下の活性
層を薄くできて、高速なピンチオフ動作が可能になり、
且つ、ソース電極、ドレイン電極の下は活性層の面積が
広く、その部分の抵抗を減少させることができる構造で
あるから、高周波動作特性が改善される利点があるもの
である。
層を薄くできて、高速なピンチオフ動作が可能になり、
且つ、ソース電極、ドレイン電極の下は活性層の面積が
広く、その部分の抵抗を減少させることができる構造で
あるから、高周波動作特性が改善される利点があるもの
である。
第２図はリセス構造を有するＧａＡｓＭ Ｅ Ｓ Ｆ
Ｅ Ｔの断面図を示しており、１は半絶縁性ＧａＡｓ基
板。
Ｅ Ｔの断面図を示しており、１は半絶縁性ＧａＡｓ基
板。
２はｎ型ＧａＡｓ活性層、３．４は八ｕＧｅ （金ゲル
マニウム）を介してＡｕ （金）を被着したＡｕ／Ａｕ
Ｇｅからなるソース電極およびドレイン電極、５は５ｉ
０２膜（酸化シリコン膜；スペーサ用絶縁膜）、６はタ
ングステンシリサイド（Ｗ Ｓ ｉ ）からなるゲート
電極、７はリセス部で、このリセス部分にショットキー
接合が形成されている。
マニウム）を介してＡｕ （金）を被着したＡｕ／Ａｕ
Ｇｅからなるソース電極およびドレイン電極、５は５ｉ
０２膜（酸化シリコン膜；スペーサ用絶縁膜）、６はタ
ングステンシリサイド（Ｗ Ｓ ｉ ）からなるゲート
電極、７はリセス部で、このリセス部分にショットキー
接合が形成されている。
ところで、このような構造に形成するための従来の形成
方法の概要を説明すると、半絶縁性ＧａＡｓ基板１上に
ｎ型ＧａＡｓ活性Ｎ２をエピタキシャル成長し、その表
面に５ｉ０２膜５ （スペーサ用絶縁膜）を被覆した後
、フォトプロセスを用いて５ｉ０２膜５を選択的に除去
し、ソース電極３およびドレイン電極４を形成する。次
いで、リセス部を形成してゲート電極を被着するが、そ
の形成途中工程の断面図を第３図に示している。即ち、
第３図に示すように、リセス形成部を窓開けしたレジス
ト膜マスク８を形成し、露出した５ｉ０２膜５を弗素系
ガス、例えば、ＣＦ４とＣＨＦ、との混合ガスを反応ガ
スとしてドライエツチングして窓開けし、次に、弗酸系
溶液を用いてウェットエツチングしてリセス部７を形成
する。しかる後、レジスト膜マスク８を除去し、ＷＳｉ
膜を被着し、これをフォトプロセスによってパターンニ
ングしてゲート電極６を形成する。
方法の概要を説明すると、半絶縁性ＧａＡｓ基板１上に
ｎ型ＧａＡｓ活性Ｎ２をエピタキシャル成長し、その表
面に５ｉ０２膜５ （スペーサ用絶縁膜）を被覆した後
、フォトプロセスを用いて５ｉ０２膜５を選択的に除去
し、ソース電極３およびドレイン電極４を形成する。次
いで、リセス部を形成してゲート電極を被着するが、そ
の形成途中工程の断面図を第３図に示している。即ち、
第３図に示すように、リセス形成部を窓開けしたレジス
ト膜マスク８を形成し、露出した５ｉ０２膜５を弗素系
ガス、例えば、ＣＦ４とＣＨＦ、との混合ガスを反応ガ
スとしてドライエツチングして窓開けし、次に、弗酸系
溶液を用いてウェットエツチングしてリセス部７を形成
する。しかる後、レジスト膜マスク８を除去し、ＷＳｉ
膜を被着し、これをフォトプロセスによってパターンニ
ングしてゲート電極６を形成する。
以上が従来からの形成方法である。なお、上記のように
、ソース電極３とドレイン電極４を最初に形成し、次に
、リセス部７とゲート電極６を形成する理由はリセス部
の形成がＦＥＴの特性に大きな影響を与えるからである
。
、ソース電極３とドレイン電極４を最初に形成し、次に
、リセス部７とゲート電極６を形成する理由はリセス部
の形成がＦＥＴの特性に大きな影響を与えるからである
。
［発明が解決しようとする課題］
ところが、上記のような形成方法において、リセ反部７
をウェットエツチングする際には、ソース電極・ドレイ
ン電極間に電流を流し、その電流値をモニターとしてエ
ツチング量（深さ）を細かく調整している。しかし、そ
のウェットエツチングのエツチング量を設計上最適なエ
ツチング量にすることは困難である。しかし、このエツ
チング深さがＦＥＴのデバイス特性に影響を与え、特に
、エツチング深さが深いほどゲート耐圧が向上するが、
エツチング深さが浅くなるとゲート耐圧が低下すると云
う問題がある。また、ゲートのスレーショルド電圧（Ｖ
ｔｈ）はエツチング量によって変動する。
をウェットエツチングする際には、ソース電極・ドレイ
ン電極間に電流を流し、その電流値をモニターとしてエ
ツチング量（深さ）を細かく調整している。しかし、そ
のウェットエツチングのエツチング量を設計上最適なエ
ツチング量にすることは困難である。しかし、このエツ
チング深さがＦＥＴのデバイス特性に影響を与え、特に
、エツチング深さが深いほどゲート耐圧が向上するが、
エツチング深さが浅くなるとゲート耐圧が低下すると云
う問題がある。また、ゲートのスレーショルド電圧（Ｖ
ｔｈ）はエツチング量によって変動する。
従って、このようなゲート耐圧などのデバイス特性を改
善するためには、設計値に近いエツチング量にして、且
つ、ソース・ドレイン間の電流値を最適値に近づけるこ
とが重要である。
善するためには、設計値に近いエツチング量にして、且
つ、ソース・ドレイン間の電流値を最適値に近づけるこ
とが重要である。
本発明はこのような問題点を軽減させるため、ゲート耐
圧、ｖｔｈの均一性などのデバイス特性を改善すること
を目的としたＭＢＳＦＥＴの形成方法を提案するもので
ある。
圧、ｖｔｈの均一性などのデバイス特性を改善すること
を目的としたＭＢＳＦＥＴの形成方法を提案するもので
ある。
［課題を解決するための手段］
その目的は、活性層を被覆したスペーサ用絶縁膜上にリ
セス部形成用のマスクパターンを形成し、該マスクパタ
ーンを遮蔽膜として前記スペーサ用絶縁膜をドライエツ
チングして、リセス部上のスペーサ用絶縁膜を除去する
工程、 次いで、前記マスクパターンを除去して、エツチングダ
メージを除去するための熱処理をおこなった後、該活性
層をエツチングしてリセス部を形成する工程が含まれる
製造方法によって達成される。
セス部形成用のマスクパターンを形成し、該マスクパタ
ーンを遮蔽膜として前記スペーサ用絶縁膜をドライエツ
チングして、リセス部上のスペーサ用絶縁膜を除去する
工程、 次いで、前記マスクパターンを除去して、エツチングダ
メージを除去するための熱処理をおこなった後、該活性
層をエツチングしてリセス部を形成する工程が含まれる
製造方法によって達成される。
［作用コ
即ち、本発明はスペーサ用絶縁膜をドライエツチングし
て、リセス形成部分を開口した後、熱処理をおこない、
次いで、リセス部をエツチング形成する。
て、リセス形成部分を開口した後、熱処理をおこない、
次いで、リセス部をエツチング形成する。
そうすると、ドライエツチングによって生じた活性層の
ダメージが熱処理によって回復してドライエツチング前
の電流値に近くなる。且つ、次のリセス部のエツチング
をに設計から得られる電流値になるまでおこなえば、所
定のエツチング量が得られ、ゲート耐圧が向上し、ｖｔ
ｈが設計値に近くなってデバイス特性が改善される。
ダメージが熱処理によって回復してドライエツチング前
の電流値に近くなる。且つ、次のリセス部のエツチング
をに設計から得られる電流値になるまでおこなえば、所
定のエツチング量が得られ、ゲート耐圧が向上し、ｖｔ
ｈが設計値に近くなってデバイス特性が改善される。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）〜（ｆｌは本発明にかかる形成方法の工程
順断面図を示しており、順を追って説明する。
順断面図を示しており、順を追って説明する。
第１図ｆａ）参照；まず、半絶縁性ＧａＡｓ基板１上に
ｎ型ＧａＡｓ活性Ｎ２（膜厚０．５μｍ）をエピタキシ
ャル成長し、その上に膜ｆｆ４０００人程度の５堆積２
膜５（スペーサ用絶縁膜）を化学気相成長法によって全
面に被着する。尚、このスペーサ用絶縁膜としては、５
ｉ０２膜の他に窒化シリコン膜（Ｓｉ３ Ｎ４膜）も使
用される。
ｎ型ＧａＡｓ活性Ｎ２（膜厚０．５μｍ）をエピタキシ
ャル成長し、その上に膜ｆｆ４０００人程度の５堆積２
膜５（スペーサ用絶縁膜）を化学気相成長法によって全
面に被着する。尚、このスペーサ用絶縁膜としては、５
ｉ０２膜の他に窒化シリコン膜（Ｓｉ３ Ｎ４膜）も使
用される。
第１図（ｂ）参照；次いで、フォトプロセスを用いてレ
ジスト膜マスク（図示せず）を被覆し、５ｉ０２膜５を
選択的にエツチング除去した後、除去部分にＡｕ／Ａｕ
Ｇｅからなるソース電極３およびドレイン電極４を被着
しパターンニングする。なお、このソース電極３．ドレ
イン電極４の形成には、レジスト膜マスクを利用したリ
フトオフ法が用いられる。また、形成時には４００〜４
５０℃でアロイング（合金化）をおこなう。
ジスト膜マスク（図示せず）を被覆し、５ｉ０２膜５を
選択的にエツチング除去した後、除去部分にＡｕ／Ａｕ
Ｇｅからなるソース電極３およびドレイン電極４を被着
しパターンニングする。なお、このソース電極３．ドレ
イン電極４の形成には、レジスト膜マスクを利用したリ
フトオフ法が用いられる。また、形成時には４００〜４
５０℃でアロイング（合金化）をおこなう。
第１図ｆｃ）参照；次いで、フォトプロセスによって、
リセス形成部を開口したレジスト膜マスク８を設け、Ｃ
Ｆ４とＣＨＦ３との混合ガスからなる弗素系ガスを反応
ガスとして、露出した５ｉ０２膜５をドライエツチング
してリセス形成部を窓開けする。
リセス形成部を開口したレジスト膜マスク８を設け、Ｃ
Ｆ４とＣＨＦ３との混合ガスからなる弗素系ガスを反応
ガスとして、露出した５ｉ０２膜５をドライエツチング
してリセス形成部を窓開けする。
且つ、このドライエツチングは基板に垂直にエツチング
するりアクティブイオンエツチング（ＲＩＥ９反応性イ
オンエツチング）を用いる。
するりアクティブイオンエツチング（ＲＩＥ９反応性イ
オンエツチング）を用いる。
第１図ｆｄ）参照；次いで、レジスト膜マスク８を除去
した後、窒素雰囲気中で３５０℃、 ３０分間の熱処理
をおこなう。この熱処理温度は高い方が望ましいが、前
工程（第１図ｆｂｌ参照）の電極アロイング温度の関係
から４００℃以下にする必要がある。
した後、窒素雰囲気中で３５０℃、 ３０分間の熱処理
をおこなう。この熱処理温度は高い方が望ましいが、前
工程（第１図ｆｂｌ参照）の電極アロイング温度の関係
から４００℃以下にする必要がある。
第１図（ｅ）参照；次いで、ＨＦとＨ２Ｏ２とを混合し
、これを希釈した溶液を用いてウェットエツチングして
リセス部１７を形成する。このエツチング液は希釈液で
あるから、５ｉ０２膜５はマスクがなくても余りエツチ
ングされず、凹部に露出したｎ型ＧａＡｓ活性層２のみ
エツチングされてリセス部５が形成される。且つ、その
エツチング量は、従来法と同様に、エツチング時に活性
層に電流を流して、これをモニターとして調整するが、
その深さ↓よ１０００〜２０００人程度である。
、これを希釈した溶液を用いてウェットエツチングして
リセス部１７を形成する。このエツチング液は希釈液で
あるから、５ｉ０２膜５はマスクがなくても余りエツチ
ングされず、凹部に露出したｎ型ＧａＡｓ活性層２のみ
エツチングされてリセス部５が形成される。且つ、その
エツチング量は、従来法と同様に、エツチング時に活性
層に電流を流して、これをモニターとして調整するが、
その深さ↓よ１０００〜２０００人程度である。
第堆積（［１参照；次いで、その上面からＷ Ｓ ｉ
２膜（膜厚０．２〜０８３μｍ）をスパッタ法で被着し
、これを再度フォトプロセスによってペターンニングし
て、ショットキー接合したゲート電極６を形成する。
２膜（膜厚０．２〜０８３μｍ）をスパッタ法で被着し
、これを再度フォトプロセスによってペターンニングし
て、ショットキー接合したゲート電極６を形成する。
上記が本発明にかかる形成方法であるが、このような形
成方法によれば、熱処理のために活性層のエツチングダ
メージが回復すると考えられ、活性層のリセス部をエツ
チングする直前の初期電流値は設計上の初期電流値に対
して８０％程度になる。
成方法によれば、熱処理のために活性層のエツチングダ
メージが回復すると考えられ、活性層のリセス部をエツ
チングする直前の初期電流値は設計上の初期電流値に対
して８０％程度になる。
これに対し、従来の熱処理のない形成方法では、初期電
流値は設計上の初期電流値に対して６０％以下であった
。従って、本発明によれば従来法よりもエツチング量が
多く、設計値に近いエツチング量で、ソース・ドレイン
間の電流値を調整することができる。且つ、完成したデ
バイスの特性はＶｔｈの変動が減少して、ゲート耐圧は
平均して２０％前後の改善が見られる。
流値は設計上の初期電流値に対して６０％以下であった
。従って、本発明によれば従来法よりもエツチング量が
多く、設計値に近いエツチング量で、ソース・ドレイン
間の電流値を調整することができる。且つ、完成したデ
バイスの特性はＶｔｈの変動が減少して、ゲート耐圧は
平均して２０％前後の改善が見られる。
［発明の効果コ
以上の実施例の説明から明らかなように、木発明によれ
ばリセス構造を有するＭＥ Ｓ Ｆ ＥＴにおいて、ゲ
ート耐圧などのデバイス特性の向上に大きく貢献するも
のである。
ばリセス構造を有するＭＥ Ｓ Ｆ ＥＴにおいて、ゲ
ート耐圧などのデバイス特性の向上に大きく貢献するも
のである。
第１図（ａ）〜（ｆｌは本発明にかかる形成方法の工程
順断面図、 第２図はリセス構造を有するＧａＡｓＭＥ Ｓ Ｆ Ｅ
Ｔの断面図、 第３図は従来の形成方法の工程途中断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はｎ型ＧａＡｓ活性層、 ３はソース電極、 ４はドレイン電極、 ５は５ｉ０２膜（スペーサ用絶縁膜）、６はゲート電極
、 ７．１７はリセス部、 ８はレジスト膜マスク を示している。 ６ヂ斗ｔ、Ｉ−に 本発洲１１・かＩ似虜；孟丙ニジｒ膚材面口第１図
順断面図、 第２図はリセス構造を有するＧａＡｓＭＥ Ｓ Ｆ Ｅ
Ｔの断面図、 第３図は従来の形成方法の工程途中断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はｎ型ＧａＡｓ活性層、 ３はソース電極、 ４はドレイン電極、 ５は５ｉ０２膜（スペーサ用絶縁膜）、６はゲート電極
、 ７．１７はリセス部、 ８はレジスト膜マスク を示している。 ６ヂ斗ｔ、Ｉ−に 本発洲１１・かＩ似虜；孟丙ニジｒ膚材面口第１図
Claims (1)
- 【特許請求の範囲】 リセス部にショットキー接合を有するＭＥＳＦＥＴの
製造方法において、 活性層を被覆したスペーサ用絶縁膜上にリセス部形成用
のマスクパターンを形成し、該マスクパターンを遮蔽膜
として前記スペーサ用絶縁膜をドライエッチングして、
リセス部上のスペーサ用絶縁膜を除去する工程、 次いで、前記マスクパターンを除去して、エッチングダ
メージを除去するための熱処理をおこなつた後、該活性
層をエッチングしてリセス部を形成する工程が含まれて
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10490888A JPH01274477A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10490888A JPH01274477A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01274477A true JPH01274477A (ja) | 1989-11-02 |
Family
ID=14393219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10490888A Pending JPH01274477A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01274477A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065630A (ja) * | 1992-06-18 | 1994-01-14 | Nec Corp | 半導体装置の製造方法 |
| US6383857B2 (en) * | 1998-07-07 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| KR100427922B1 (ko) * | 2000-12-27 | 2004-04-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935480A (ja) * | 1982-08-24 | 1984-02-27 | Fujitsu Ltd | 半導体装置 |
| JPS59119765A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS59161074A (ja) * | 1983-03-04 | 1984-09-11 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS60251671A (ja) * | 1984-05-29 | 1985-12-12 | Fujitsu Ltd | 電界効果形トランジスタおよびその製造方法 |
-
1988
- 1988-04-26 JP JP10490888A patent/JPH01274477A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935480A (ja) * | 1982-08-24 | 1984-02-27 | Fujitsu Ltd | 半導体装置 |
| JPS59119765A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
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