JPH01107577A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH01107577A JPH01107577A JP26563587A JP26563587A JPH01107577A JP H01107577 A JPH01107577 A JP H01107577A JP 26563587 A JP26563587 A JP 26563587A JP 26563587 A JP26563587 A JP 26563587A JP H01107577 A JPH01107577 A JP H01107577A
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Landscapes
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- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関Ｌ、％に
シ、、ト中−バリアゲート型電界効果トランジスタの製
造方法に関する。
シ、、ト中−バリアゲート型電界効果トランジスタの製
造方法に関する。
電界効果トランジスタの特性を向上させるためＫはゲー
ト長の短縮が最も効果的である。ゲート長１μｍ以下の
微細なゲート電極を有する電界効果トランジスタを形成
する手段として異方性ドライエ、チングにより絶碌膜側
壁部忙残置した金属膜を利用する方法がある。
ト長の短縮が最も効果的である。ゲート長１μｍ以下の
微細なゲート電極を有する電界効果トランジスタを形成
する手段として異方性ドライエ、チングにより絶碌膜側
壁部忙残置した金属膜を利用する方法がある。
第２図（ａ）〜（ｄ）は従来の電界効果トランジスタの
製造方法を説明するための工程順に示した半導体チ、グ
の断面図である。
製造方法を説明するための工程順に示した半導体チ、グ
の断面図である。
第２図（ａ）Ｋ示すように、半絶縁性のＧ ａ Ａ ｓ
基板ｌの上に形成した能動層２の上に化学的気相成長法
（以下ＣＶＤと記す）Ｉｃよシ酸化硅素膜４を堆積する
。
基板ｌの上に形成した能動層２の上に化学的気相成長法
（以下ＣＶＤと記す）Ｉｃよシ酸化硅素膜４を堆積する
。
次に、第２図（ｂ） Ｉｃ示すように、ＣＦ４ガスを用
いた反応性イオンエツチング（以後几ＩＥと記す）によ
シ選択的にエツチングして能動層２の表面に―直な側壁
部を形成し、前記側壁部を含む表ＩＴ１に硅化タングス
テン層５をｘ！ｉ積する。
いた反応性イオンエツチング（以後几ＩＥと記す）によ
シ選択的にエツチングして能動層２の表面に―直な側壁
部を形成し、前記側壁部を含む表ＩＴ１に硅化タングス
テン層５をｘ！ｉ積する。
次に、Ｍ２図［ｃ） Ｋ示すように、ｃｐ、ガスを用い
た几ＩＥＫよシ全面を異方性エツチングし、前記側壁部
のみＫａ化タングステンＩｔ！５を残して他の部分の硅
化タングステンＮｎ５を除去し、ゲート電極６を形成す
る。
た几ＩＥＫよシ全面を異方性エツチングし、前記側壁部
のみＫａ化タングステンＩｔ！５を残して他の部分の硅
化タングステンＮｎ５を除去し、ゲート電極６を形成す
る。
次に、第２図（ｄ）に示すように％酸化硅素膜４のみを
エツチングして除去し、ゲート電極６０両側近傍の能！
ｅ層２の上にオーミックコンタクトを有するソース電極
７及びドレイン電極８／を選択的に形成してＧａＡｓク
ヨ、トキゲート型電界効果トランジスタ（以後ＭＥＳ
ｌｉ’ＥＴと記す）を構成するＯ 〔発明が解決しようとする問題点〕 電界効果トランジスタ、特にＭＥＳ ＦＥＴ−の場合に
は、ゲート電極と半導体能動層の界面の特性が重要であ
シ、界面が汚染されていたシ、ゲート電極下の半導体能
動層表面がダメージを受けていると、良好なＦＥＴ特性
が得られない。
エツチングして除去し、ゲート電極６０両側近傍の能！
ｅ層２の上にオーミックコンタクトを有するソース電極
７及びドレイン電極８／を選択的に形成してＧａＡｓク
ヨ、トキゲート型電界効果トランジスタ（以後ＭＥＳ
ｌｉ’ＥＴと記す）を構成するＯ 〔発明が解決しようとする問題点〕 電界効果トランジスタ、特にＭＥＳ ＦＥＴ−の場合に
は、ゲート電極と半導体能動層の界面の特性が重要であ
シ、界面が汚染されていたシ、ゲート電極下の半導体能
動層表面がダメージを受けていると、良好なＦＥＴ特性
が得られない。
上述した従来の電界効果トランジスタの製造方法は、ゲ
ート電極の下の半導体能動層の表面が絶縁膜の側壁を形
成する際にエツチングのダメージを受け、チャネルの４
電子濃度の減少や、ショット本発明の目的は、この様な
エツチングダメージによるＦＥＴ特性の劣化を抑制し、
微細ゲート電極を有する良好な特性の電界効果トランジ
スタの製造方法を提供することにある。
ート電極の下の半導体能動層の表面が絶縁膜の側壁を形
成する際にエツチングのダメージを受け、チャネルの４
電子濃度の減少や、ショット本発明の目的は、この様な
エツチングダメージによるＦＥＴ特性の劣化を抑制し、
微細ゲート電極を有する良好な特性の電界効果トランジ
スタの製造方法を提供することにある。
〔問題点を解決するための手段）
本発明の電界効果トランジスタの製造方法は、半絶縁性
半導体基板上に設けた能動層の上に金属膜を形成し該金
属膜の上に絶縁膜を形成する工程と、前記絶縁膜を異方
性ドライエ、チング法によ）選択的に除去して前記絶縁
膜の側壁部を設ける工程と、前記側壁部を含む表面に導
電性膜を堆積し異方性エツチング法によシ前記側壁部の
前記導電性膜のみを残して他の部分の前記導電性膜を除
去する工程と、前記絶縁膜を除去した後前記導電性膜を
↓スフとして前記金属膜をエツチングし前記金ＩＩ４膜
及び前記導電膜の２層構造のゲート電極を形成する工程
と、前記ゲート電極の両側近傍の前記能動層の上に選択
的にソース電極及びドレイン電極を形成する工程とを含
んで構成される。
半導体基板上に設けた能動層の上に金属膜を形成し該金
属膜の上に絶縁膜を形成する工程と、前記絶縁膜を異方
性ドライエ、チング法によ）選択的に除去して前記絶縁
膜の側壁部を設ける工程と、前記側壁部を含む表面に導
電性膜を堆積し異方性エツチング法によシ前記側壁部の
前記導電性膜のみを残して他の部分の前記導電性膜を除
去する工程と、前記絶縁膜を除去した後前記導電性膜を
↓スフとして前記金属膜をエツチングし前記金ＩＩ４膜
及び前記導電膜の２層構造のゲート電極を形成する工程
と、前記ゲート電極の両側近傍の前記能動層の上に選択
的にソース電極及びドレイン電極を形成する工程とを含
んで構成される。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図ｔ３）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体テ、グの断面図である。
めの工程順に示した半導体テ、グの断面図である。
まず第１図（ａｌに示すよ５に、半絶鍬性ＧａＡＪ基板
ｌの上にｎ型ＧａＡｓ能動層２を設け、能動層２の上に
アルミニウム膜３を０．１μｍの厚さに堆積し、アルミ
ニウム膜３の上Ｋｉｌ化硅化膜素膜０．５μｍの厚さに
堆積する。次に、ＣＦ４ガスを用い圧力８Ｘ１０
Ｔｏｒｒ１電力０．９Ｗの条件で酸化硅素膜４を選択的
に異方性ドライエ、チングして能動層２０表面に垂直な
酸化硅素膜４の側壁部を設ける。
ｌの上にｎ型ＧａＡｓ能動層２を設け、能動層２の上に
アルミニウム膜３を０．１μｍの厚さに堆積し、アルミ
ニウム膜３の上Ｋｉｌ化硅化膜素膜０．５μｍの厚さに
堆積する。次に、ＣＦ４ガスを用い圧力８Ｘ１０
Ｔｏｒｒ１電力０．９Ｗの条件で酸化硅素膜４を選択的
に異方性ドライエ、チングして能動層２０表面に垂直な
酸化硅素膜４の側壁部を設ける。
次に、第１図ｔｂ）に示すように、前記側壁部を含む表
面に硅化タングステンｌ［５を０．５μｍの厚さに堆積
する。
面に硅化タングステンｌ［５を０．５μｍの厚さに堆積
する。
次に、第１図［ｃ） Ｋ示すように、ＣＦ、ガスを用い
圧力２Ｘ１０ Ｔｏｒｒ、電力０．２５Ｗの条件で
異方性ドライエ、チングし、前記側壁部忙のみ硅化タン
グステン膜５を残して他の部分の硅化タングステン膜５
を除去する。
圧力２Ｘ１０ Ｔｏｒｒ、電力０．２５Ｗの条件で
異方性ドライエ、チングし、前記側壁部忙のみ硅化タン
グステン膜５を残して他の部分の硅化タングステン膜５
を除去する。
次に、第１図（ｄ）Ｋ示すように、弗酸を用いて酸化硅
素膜４をエツチングし除去する。次に、硅化タングステ
ン膜５をマスクとして燐酸を用いたエッチングによシア
ルミニワム［３を除去し、アルミニウム膜３及び硅化タ
ングステン膜５０２層構造のゲート電極６を形成する。
素膜４をエツチングし除去する。次に、硅化タングステ
ン膜５をマスクとして燐酸を用いたエッチングによシア
ルミニワム［３を除去し、アルミニウム膜３及び硅化タ
ングステン膜５０２層構造のゲート電極６を形成する。
次に、ｌＪ７トオフ法によシゲート電極６の両側近傍の
能動層２の上に厚ｇＯ，１ｊｊｍのＡｕＧｅ合金及び厚
さ０．０３４ｍのＮｉを蒸着によシ順次積層して設けた
ソース電極７及びドレイン電極８を選択的に形成し、４
２０℃の水素雰囲気中の合金化処理によシオーミックコ
ンタクトを形成してＧａＡｓＭＥＳ ＦＥＴを構成する
。
能動層２の上に厚ｇＯ，１ｊｊｍのＡｕＧｅ合金及び厚
さ０．０３４ｍのＮｉを蒸着によシ順次積層して設けた
ソース電極７及びドレイン電極８を選択的に形成し、４
２０℃の水素雰囲気中の合金化処理によシオーミックコ
ンタクトを形成してＧａＡｓＭＥＳ ＦＥＴを構成する
。
ここで、アルミニウム膜３は酸化硅素膜４の能動層２に
垂直な側壁部を異方性ドライエ、チックで形成する際Ｋ
ＣＦ４ガスによるダメージがゲート電極６の下ｐ界面と
なる能動層２０表面に直接及ばないようにダメージを吸
収する役割を持っていると同時にゲート電極６の下層と
なる。従って、このダメージ吸収層の材料の性質として
は、酸化硅素膜４をエッチツクするためのＣＦ４ガスを
用いるドライエ、チックに対しては耐性があシ、且つ酸
化硅素膜４を溶かさないエッチツク液によシ容易に除去
できる材料である必要があシ、その材料としてアルミニ
クムが適している。また、酸化硅素のかわシに窒化硅素
を用、いても良い。
垂直な側壁部を異方性ドライエ、チックで形成する際Ｋ
ＣＦ４ガスによるダメージがゲート電極６の下ｐ界面と
なる能動層２０表面に直接及ばないようにダメージを吸
収する役割を持っていると同時にゲート電極６の下層と
なる。従って、このダメージ吸収層の材料の性質として
は、酸化硅素膜４をエッチツクするためのＣＦ４ガスを
用いるドライエ、チックに対しては耐性があシ、且つ酸
化硅素膜４を溶かさないエッチツク液によシ容易に除去
できる材料である必要があシ、その材料としてアルミニ
クムが適している。また、酸化硅素のかわシに窒化硅素
を用、いても良い。
以上説明したように本発明は、ゲート長１μｍ以下の微
細なゲート電極を形成するための絶縁膜側壁部を異方性
ドライエ、チックを用いて形成する際に半導体能動層表
面に設けた金属膜をエツチングスト、パとすることによ
り、能動層表面がドライエ、チックによるダメージを受
けることを防ぎ、ＬヤテリシスやＦＥＴｔ＃性のトリッ
ト又はチャネルの活性化率の低下によるドレイン電流の
減少を抑制し【良好な特性の電界効果トランジスタを製
造できるという効果を有する。
細なゲート電極を形成するための絶縁膜側壁部を異方性
ドライエ、チックを用いて形成する際に半導体能動層表
面に設けた金属膜をエツチングスト、パとすることによ
り、能動層表面がドライエ、チックによるダメージを受
けることを防ぎ、ＬヤテリシスやＦＥＴｔ＃性のトリッ
ト又はチャネルの活性化率の低下によるドレイン電流の
減少を抑制し【良好な特性の電界効果トランジスタを製
造できるという効果を有する。
第１図（ａ）〜ｔｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チックの断面図、第２図（ａ
）〜（ｄ）は従来の電界効果トランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・能動層、３・・・・−・１ルミニクム膜、４・・
・・・・酸化硅素膜、５・・・・・・硅化タングステン
膜、６−−−−−−ゲート電極、７・・・・・・ソース
電極、８・・・・・・ドレイン電ｍ。 代理人 弁理士 内 原 晋 ７罠ｖ５ ノ Ｅンコ 尤 ２ 図
めの工程順に示した半導体チックの断面図、第２図（ａ
）〜（ｄ）は従来の電界効果トランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・能動層、３・・・・−・１ルミニクム膜、４・・
・・・・酸化硅素膜、５・・・・・・硅化タングステン
膜、６−−−−−−ゲート電極、７・・・・・・ソース
電極、８・・・・・・ドレイン電ｍ。 代理人 弁理士 内 原 晋 ７罠ｖ５ ノ Ｅンコ 尤 ２ 図
Claims (1)
- 半絶縁性半導体基板上に設けた能動層の上に金属膜を
形成し該金属膜の上に絶縁膜を形成する工程と、前記絶
縁膜を異方性ドライエッチング法により選択的に除去し
て前記絶縁膜の側壁部を設ける工程と、前記側壁部を含
む表面に導電性膜を堆積し異方性エッチング法により前
記側壁部の前記導電性膜のみを残して他の部分の前記導
電性膜を除去する工程と、前記絶縁膜を除去した後前記
導電性膜をマスクとして前記金属膜をエッチングし前記
金属膜及び前記導電膜の２層構造のゲート電極を形成す
る工程と、前記ゲート電極の両側近傍の前記能動層の上
に選択的にソース電極及びドレイン電極を形成する工程
とを含むことを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26563587A JPH01107577A (ja) | 1987-10-20 | 1987-10-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26563587A JPH01107577A (ja) | 1987-10-20 | 1987-10-20 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01107577A true JPH01107577A (ja) | 1989-04-25 |
Family
ID=17419874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26563587A Pending JPH01107577A (ja) | 1987-10-20 | 1987-10-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01107577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645293A (ja) * | 1992-07-27 | 1994-02-18 | Nec Corp | ゲート電極の形成方法 |
| US6069375A (en) * | 1995-05-31 | 2000-05-30 | Nec Corporation | Field effect transistor |
-
1987
- 1987-10-20 JP JP26563587A patent/JPH01107577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645293A (ja) * | 1992-07-27 | 1994-02-18 | Nec Corp | ゲート電極の形成方法 |
| US6069375A (en) * | 1995-05-31 | 2000-05-30 | Nec Corporation | Field effect transistor |
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