JPS5936865A - 優先権制御方式 - Google Patents
優先権制御方式Info
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- JPS5936865A JPS5936865A JP14670182A JP14670182A JPS5936865A JP S5936865 A JPS5936865 A JP S5936865A JP 14670182 A JP14670182 A JP 14670182A JP 14670182 A JP14670182 A JP 14670182A JP S5936865 A JPS5936865 A JP S5936865A
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- Japan
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- counter
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、単一の共通資源を複数のプロセッサがアクセ
スする場合に、ブロセッツ・間の優先度（プライオリテ
ィ）及び成る時点における各プロセッサの共通資源アク
セス要求の発生数、即ち共通資源アクセストラヒックに
応じ、各プロセッサの共通資源アクセスの優先度を動的
に設定する優先権制御方式に関するものである。
スする場合に、ブロセッツ・間の優先度（プライオリテ
ィ）及び成る時点における各プロセッサの共通資源アク
セス要求の発生数、即ち共通資源アクセストラヒックに
応じ、各プロセッサの共通資源アクセスの優先度を動的
に設定する優先権制御方式に関するものである。
従来技術と問題点
従来、高性能な処理装置を実現する一つの方法として、
複数のプロセッサを何らかの方法により結合し、機能分
散、負荷分散を図ったマルチプロセッサ構成がある。プ
ロセッサにマイクロプロセッサを使用する場合にはプロ
セッサ自体の価格も低いため、プロセッサ間の結合は比
較的簡単な構造で実現されているのが一般的である。そ
の一つとして、単一パスに複数のプロセッサを接続する
構成が考えられている。
複数のプロセッサを何らかの方法により結合し、機能分
散、負荷分散を図ったマルチプロセッサ構成がある。プ
ロセッサにマイクロプロセッサを使用する場合にはプロ
セッサ自体の価格も低いため、プロセッサ間の結合は比
較的簡単な構造で実現されているのが一般的である。そ
の一つとして、単一パスに複数のプロセッサを接続する
構成が考えられている。
第１図は単一パスで複数のプロセッサを結合するマルブ
ブロセツザシステムの一例を示すブロック図であり、１
は共通パス、２〜５はプロセッサ、６は共通メモリで各
プロセッサ２〜５よりアクセス可能である。また７は各
プロセッサ２〜５からの共通バス使用要求を制御するバ
ス制御回路（競合制御手段）である。各プロセッサ２〜
５は共通メモリ６をアクセスするために共通パス１の使
用要求を出すが、それらはパス制御回路７で優先度或は
到着順に従って処理され、一つのプロセッサの要求が受
は付けられる。機能分散されたプロセッサはそれぞれ性
格が異なり、ある特定プロセッサと共通メモリ６間で大
量のデ〜りをバースト的に高速転送する場合があると、
他のプロセッサの共通パスの使用要求は抑えられてしま
う傾向にあり、これを防ぐためにデータをプロセッサと
共通メモリ間でバースト的に転送するプロセッサの優先
度を下げ、他のプロセッサからの共通パス使用要求も平
行して処理されるようにしている。
ブロセツザシステムの一例を示すブロック図であり、１
は共通パス、２〜５はプロセッサ、６は共通メモリで各
プロセッサ２〜５よりアクセス可能である。また７は各
プロセッサ２〜５からの共通バス使用要求を制御するバ
ス制御回路（競合制御手段）である。各プロセッサ２〜
５は共通メモリ６をアクセスするために共通パス１の使
用要求を出すが、それらはパス制御回路７で優先度或は
到着順に従って処理され、一つのプロセッサの要求が受
は付けられる。機能分散されたプロセッサはそれぞれ性
格が異なり、ある特定プロセッサと共通メモリ６間で大
量のデ〜りをバースト的に高速転送する場合があると、
他のプロセッサの共通パスの使用要求は抑えられてしま
う傾向にあり、これを防ぐためにデータをプロセッサと
共通メモリ間でバースト的に転送するプロセッサの優先
度を下げ、他のプロセッサからの共通パス使用要求も平
行して処理されるようにしている。
複数のプロセッサの優先度を決定する方法は、バス制御
回路７で固定的に設定する方法、或は各プロセッサから
共通メモリ６へのデータ転送間隔を設定する方法がある
。しかし、固定的に優先度を設定するとシステム的な柔
軟性に欠ける欠点があり、また各プロセッサの共通メモ
リアクセス頻度を変える方法では、他の優先度の高いプ
ロセッサが共通メモリをアクセスしていない場合でも優
先度の低いプロセッサは当初設定されたデータ転送間隔
でしかアクセスできないから全体的な処理効率が低下す
る欠点があった。
回路７で固定的に設定する方法、或は各プロセッサから
共通メモリ６へのデータ転送間隔を設定する方法がある
。しかし、固定的に優先度を設定するとシステム的な柔
軟性に欠ける欠点があり、また各プロセッサの共通メモ
リアクセス頻度を変える方法では、他の優先度の高いプ
ロセッサが共通メモリをアクセスしていない場合でも優
先度の低いプロセッサは当初設定されたデータ転送間隔
でしかアクセスできないから全体的な処理効率が低下す
る欠点があった。
発明の目的
本発明はこのような従来の欠点を改善したものであり、
その目的は、プロセッサの優先度の設定をプロセッサ内
で発生する共通資源アクセス要求の保留時間で行なうよ
うにし、他プロセツサの共通資源アクセス要求の発生数
を監視し、その発生数と当該プロセッサに最初に与えら
れている基本的優先度とから、動的に前記共通資源アク
セス要求の保留時間を変更し得るようにすることにより
、処理効率の向上を図ることにある。以下実施例につい
て詳細に説明する。
その目的は、プロセッサの優先度の設定をプロセッサ内
で発生する共通資源アクセス要求の保留時間で行なうよ
うにし、他プロセツサの共通資源アクセス要求の発生数
を監視し、その発生数と当該プロセッサに最初に与えら
れている基本的優先度とから、動的に前記共通資源アク
セス要求の保留時間を変更し得るようにすることにより
、処理効率の向上を図ることにある。以下実施例につい
て詳細に説明する。
発明の実施例
第２図は本発明方式を実施する装置の一例を示す要部ブ
ロック図であり、第１図の各プロセッサ２〜５の内部に
収納されるものである。同図において、１０はアンド回
路、１１〜１５はプロセッサのパス要求信号で、共通バ
スを介して当該プロセッサに他プロセツサの共通バス使
用要求の状況を通知する信号であり、例えばバス要求信
号１１がオン状態であれば該当するプロセッサが共通パ
スアクセス要求を出していることを示す。また、１６は
基本的優先度（二対芯したアクセス頻度を実現するため
のデータを設定する優先度レジスタ、１６０〜１６７は
優先度レジスタのそれぞれのビット、１７はバス要求信
号１１〜１５と優先度レジスタ１６の対応するビット１
６０〜１６４の出力との論理積をある定められたタイミ
ングで保持するアンド回路群で、アンドラッチ回路１７
０と１７１，１７２と１７５，１７４と１７５．１７６
と１７７ 、１７８と１７９の組み合わせで構成され、
それぞれの出力が１０５〜１０９である。１Ｂはカウン
タであり、アンド回路群１７の出力１０５〜１０９と優
先度レジスタ１６のビット１６５〜１６７によリカクン
タ値がプリセットされる。１０１はアンド回路１０の出
力で当該プロセッサが共通パスアクセス要求を他プロセ
ツサに通知する信号線、１０２は共通パスに接続されて
いる当該プロセッサの共通パス要求信号、１０５はカウ
ンタ１８のキャリー信号、１０４はカウンタ１Ｂのクロ
ック、１９はキャリー信号１０３を遅延させる遅延回路
で、その出力（ロード信号）１′１０によりカウンタ１
８にプリセット値がロードされる。１８０〜１８７はカ
ウンタ１Ｂの各ステージを示し、ここではステージ１８
０は２丁。
ロック図であり、第１図の各プロセッサ２〜５の内部に
収納されるものである。同図において、１０はアンド回
路、１１〜１５はプロセッサのパス要求信号で、共通バ
スを介して当該プロセッサに他プロセツサの共通バス使
用要求の状況を通知する信号であり、例えばバス要求信
号１１がオン状態であれば該当するプロセッサが共通パ
スアクセス要求を出していることを示す。また、１６は
基本的優先度（二対芯したアクセス頻度を実現するため
のデータを設定する優先度レジスタ、１６０〜１６７は
優先度レジスタのそれぞれのビット、１７はバス要求信
号１１〜１５と優先度レジスタ１６の対応するビット１
６０〜１６４の出力との論理積をある定められたタイミ
ングで保持するアンド回路群で、アンドラッチ回路１７
０と１７１，１７２と１７５，１７４と１７５．１７６
と１７７ 、１７８と１７９の組み合わせで構成され、
それぞれの出力が１０５〜１０９である。１Ｂはカウン
タであり、アンド回路群１７の出力１０５〜１０９と優
先度レジスタ１６のビット１６５〜１６７によリカクン
タ値がプリセットされる。１０１はアンド回路１０の出
力で当該プロセッサが共通パスアクセス要求を他プロセ
ツサに通知する信号線、１０２は共通パスに接続されて
いる当該プロセッサの共通パス要求信号、１０５はカウ
ンタ１８のキャリー信号、１０４はカウンタ１Ｂのクロ
ック、１９はキャリー信号１０３を遅延させる遅延回路
で、その出力（ロード信号）１′１０によりカウンタ１
８にプリセット値がロードされる。１８０〜１８７はカ
ウンタ１Ｂの各ステージを示し、ここではステージ１８
０は２丁。
ステージ１８１は２６．ステージ１８２は２５．ステー
ジ１Ｂ３は２′、ステージ１８４は２３．ステージ１８
５は２２、ステージ１８６は２１．ステージ１８７は２
°のカウント値に対応するステージを示す。以下本装置
の動作を説明する。
ジ１Ｂ３は２′、ステージ１８４は２３．ステージ１８
５は２２、ステージ１８６は２１．ステージ１８７は２
°のカウント値に対応するステージを示す。以下本装置
の動作を説明する。
先ず、プロセッサにより優先度レジスタ１６に当該プロ
セッサの基本的優先度をセットする。−例としてビット
１６０〜１６７に“１００１００１”をセットするもの
とする。また、パス要求信号１１．１５に対応するプロ
セッサが共通パスアクセス要求を出してパス要求信号１
１．１５がオン状態であり、他のプロセッサは共通パス
要求を出力していすパス要求信号１２ 、１４ 、１５
はオフ状態にあるとする。この状態において、カウンタ
１８のキャリー信号１０３の発生を契機として優先度レ
ジスタ１６のビット１６０〜１６４の出力とパス要求信
号１１〜１５との論理積が出力１０５〜１０９としてカ
ウンタ１８のステージ１８０〜１８４に加えられる。ま
た優先度レジスタ１６のビット１６５〜１６７の内容が
カウンタ１８のステージ１８５〜１８７（二加えられて
いる。この例では優先ＩＷレジスタ１６の内容が“１０
０１０００１“であるので出力１０５〜１０９は“’１
００００”となり、結局カウンタ１Ｂのステージ１８０
に“１”、ステージ１８１に“０″、ステージ１８２に
“Ｄ″、ステージ１８３に“Ｄ”、ステージ１８４に“
０”、ステージ１８５に“０”、ステージ１８６に“′
０”、ステージ１８７にパ１”が加えられ、その内容が
ロード信号１９０の印加を契機に各ステージにセットさ
れる。
セッサの基本的優先度をセットする。−例としてビット
１６０〜１６７に“１００１００１”をセットするもの
とする。また、パス要求信号１１．１５に対応するプロ
セッサが共通パスアクセス要求を出してパス要求信号１
１．１５がオン状態であり、他のプロセッサは共通パス
要求を出力していすパス要求信号１２ 、１４ 、１５
はオフ状態にあるとする。この状態において、カウンタ
１８のキャリー信号１０３の発生を契機として優先度レ
ジスタ１６のビット１６０〜１６４の出力とパス要求信
号１１〜１５との論理積が出力１０５〜１０９としてカ
ウンタ１８のステージ１８０〜１８４に加えられる。ま
た優先度レジスタ１６のビット１６５〜１６７の内容が
カウンタ１８のステージ１８５〜１８７（二加えられて
いる。この例では優先ＩＷレジスタ１６の内容が“１０
０１０００１“であるので出力１０５〜１０９は“’１
００００”となり、結局カウンタ１Ｂのステージ１８０
に“１”、ステージ１８１に“０″、ステージ１８２に
“Ｄ″、ステージ１８３に“Ｄ”、ステージ１８４に“
０”、ステージ１８５に“０”、ステージ１８６に“′
０”、ステージ１８７にパ１”が加えられ、その内容が
ロード信号１９０の印加を契機に各ステージにセットさ
れる。
カウンタ１８が上述の値にプリセットされると、２７＋
２°−１２９進カクンタとなり、カウントを開始する。
２°−１２９進カクンタとなり、カウントを開始する。
カウンタ１８が１２９進カウンタにセットされてからク
ロック１０４を１２９カウントするまでキャリー信号１
０５が発生しないためその間アンド回路１０は閉状態で
ある。従って、クロック１０４の周期の１２９倍の時間
内に発生する共通パスアクセス要求は保留され、１２９
カウント後のキャリー信号１０３の発生と同時に共通バ
スに出力されることになる。
ロック１０４を１２９カウントするまでキャリー信号１
０５が発生しないためその間アンド回路１０は閉状態で
ある。従って、クロック１０４の周期の１２９倍の時間
内に発生する共通パスアクセス要求は保留され、１２９
カウント後のキャリー信号１０３の発生と同時に共通バ
スに出力されることになる。
クロック１０４が１２９カウントされると、キャリー信
号によって再びパス要求信号１１〜１５と優先度レジス
タ１６の出力との論理積が出力１０５〜１０９に現れる
。このとき、共通パスアクセス要求信号１４に対応する
プロセッサのみが共通パス要求を出していたとすると、
優先度レジスタ１６の値が“１００１００１ ”である
のでアンド回路群１７の出力１０５〜１０９は“０００
１０″となり、カウンタ１８のステージ１８０〜１８２
には“０”、ステージ１８３には″１″、ステージ１８
４〜１８６には０”、ステージ１８７には“１”がそれ
ぞれセットされる。従って、カウンタ１８は２４＋２°
＝１７進カウンタにセットされ、クロック１０４の周期
の１７倍の時間内に発生する共通パスアクセス要求は保
留され、１７カウント後のキャリー信号１０３の発生と
同時に共通バスに出力されることになる。
号によって再びパス要求信号１１〜１５と優先度レジス
タ１６の出力との論理積が出力１０５〜１０９に現れる
。このとき、共通パスアクセス要求信号１４に対応する
プロセッサのみが共通パス要求を出していたとすると、
優先度レジスタ１６の値が“１００１００１ ”である
のでアンド回路群１７の出力１０５〜１０９は“０００
１０″となり、カウンタ１８のステージ１８０〜１８２
には“０”、ステージ１８３には″１″、ステージ１８
４〜１８６には０”、ステージ１８７には“１”がそれ
ぞれセットされる。従って、カウンタ１８は２４＋２°
＝１７進カウンタにセットされ、クロック１０４の周期
の１７倍の時間内に発生する共通パスアクセス要求は保
留され、１７カウント後のキャリー信号１０３の発生と
同時に共通バスに出力されることになる。
このように、先の１２９進にカウンタ１８がセットされ
たときは当該プロセッサの共通パスアクセス頻度は低く
抑えられ、優先度は低くなっている。
たときは当該プロセッサの共通パスアクセス頻度は低く
抑えられ、優先度は低くなっている。
ところが、次にパス要求信号１１に対応するプロセッサ
からの共通パスアクセス要求がないと、当該プロセッサ
の共通パスアクセス頻度は高く設定されることになる。
からの共通パスアクセス要求がないと、当該プロセッサ
の共通パスアクセス頻度は高く設定されることになる。
また、パス要求信号１４に対応するプロセッサの共通パ
スアクセス要求がない場合は、上記例よりも更に共通パ
スアクセス頻度は高く設定される。
スアクセス要求がない場合は、上記例よりも更に共通パ
スアクセス頻度は高く設定される。
ここで述べた例では、パス要求信号１１．１４に対応す
るプロセッサからの共通パスアクセス要求がある場合に
は当該プロセッサの共通パスアクセス要求の頻度は低く
、即ち低い優先度に設定され、パス要求信号１１対応の
プロセッサによる共通パスアクセス要求の発生の方が、
パス要求信号１４対応のプロセッサのそれよりも当該プ
ロセッサの優先度を低く抑えるように構成しているカミ
、他の構成にすることも勿論可能である。なお、優先度
レジスタ１６のビット１６５〜１６７が直接カウンタ１
日のステージ１８５〜１８７にそれぞれ入力されている
のは、当該プロセッサの優先度の上限を設定するためで
ある。
るプロセッサからの共通パスアクセス要求がある場合に
は当該プロセッサの共通パスアクセス要求の頻度は低く
、即ち低い優先度に設定され、パス要求信号１１対応の
プロセッサによる共通パスアクセス要求の発生の方が、
パス要求信号１４対応のプロセッサのそれよりも当該プ
ロセッサの優先度を低く抑えるように構成しているカミ
、他の構成にすることも勿論可能である。なお、優先度
レジスタ１６のビット１６５〜１６７が直接カウンタ１
日のステージ１８５〜１８７にそれぞれ入力されている
のは、当該プロセッサの優先度の上限を設定するためで
ある。
以上の実施例は、アンド回路群１７に他プロセツサのパ
ス要求信号を入力しているが、優先度を決めるアルゴリ
ズムをアンド条件でなく他の条件、例えばオア条件等で
も良いことは勿論のことである。また、各プロセッサの
ノくス要求信号１１〜１５の値は瞬時の共通バスアクセ
ス要求の状態を表わすのではなく、比較的長時間にわた
るアクセス要求の平均値とすることも可愉である。更に
、本実施例では共通資源として共通ノ（スな例に説明し
ているが、共通資源としては共通）（スだけでなく、メ
モリ、入出力装置等複数プロセッサが共通（ニアクセス
するいかなるものについても本発明シま適用可能である
。また第２図）二おいては、カウンタ（二初期値設定後
力つソトオーパまでの間アクセス要求を保留しているが
、その保留解除はカウンタの他の状態時でも良く、また
キャリー信号でカウンタに初期値を再セットし”Ｃいる
が、他の契機でも良いことは勿論である。
ス要求信号を入力しているが、優先度を決めるアルゴリ
ズムをアンド条件でなく他の条件、例えばオア条件等で
も良いことは勿論のことである。また、各プロセッサの
ノくス要求信号１１〜１５の値は瞬時の共通バスアクセ
ス要求の状態を表わすのではなく、比較的長時間にわた
るアクセス要求の平均値とすることも可愉である。更に
、本実施例では共通資源として共通ノ（スな例に説明し
ているが、共通資源としては共通）（スだけでなく、メ
モリ、入出力装置等複数プロセッサが共通（ニアクセス
するいかなるものについても本発明シま適用可能である
。また第２図）二おいては、カウンタ（二初期値設定後
力つソトオーパまでの間アクセス要求を保留しているが
、その保留解除はカウンタの他の状態時でも良く、また
キャリー信号でカウンタに初期値を再セットし”Ｃいる
が、他の契機でも良いことは勿論である。
発明の詳細
な説明したように、本発明は、共通資源に対するアクセ
スを複数のプロセッサが行なう場合に、プロセッサ間の
優先度の関係と他プロセツサの共通資源アクセス要求の
発生数に応じて、動的に当該プロセッサの共通資源アク
セス要求の頻度を制御しているため、単一資源に複数の
プロセッサがアクセスするマルチプロセッサシステムに
おいて、本来低い優先度のプロセッサでも他のプロセッ
サが共通資源アクセス要求を発生していないときは共通
資源アクセス要求の頻度を高くすることが可能となり、
システムの処理効率等の性能を向上することができる利
点がある。
スを複数のプロセッサが行なう場合に、プロセッサ間の
優先度の関係と他プロセツサの共通資源アクセス要求の
発生数に応じて、動的に当該プロセッサの共通資源アク
セス要求の頻度を制御しているため、単一資源に複数の
プロセッサがアクセスするマルチプロセッサシステムに
おいて、本来低い優先度のプロセッサでも他のプロセッ
サが共通資源アクセス要求を発生していないときは共通
資源アクセス要求の頻度を高くすることが可能となり、
システムの処理効率等の性能を向上することができる利
点がある。
第１図は単一パスで複数のグロセツヅーを結合するマル
チプロセッサシステムの一例を示すブロック図、第２図
は本発明方式を実施する装置の一例を示す要部ブロック
図である。 １は共通バス、２〜５はプロセッサ、６は共通メモリ、
７はバス制御回路、１０はアンド回路、１１〜１５は他
プロセツサのパス要求信号、１６は優先度レジスタ、１
７はアンド回路群、１８はカウンタ、１９は遅延回路、
１０１は当該プロセッサが共通パスアクセス要求を発生
していることを他プロセツサに通知する信号線、１０２
は当該プロセッサの共通バス要求信号、１０３はカウン
タ１８のキャリー信号、１０４はクロック、１０５〜１
０９はアンドラッチ回路の出力、１６０〜１６７は優先
度レジスタの各ビット、１７０〜１７９はアンドラッチ
回路、１８０〜１８７はカウンタの各ステージ、１９０
はカウンタのロード信号である。 特許出願人 日本電信電話公社
チプロセッサシステムの一例を示すブロック図、第２図
は本発明方式を実施する装置の一例を示す要部ブロック
図である。 １は共通バス、２〜５はプロセッサ、６は共通メモリ、
７はバス制御回路、１０はアンド回路、１１〜１５は他
プロセツサのパス要求信号、１６は優先度レジスタ、１
７はアンド回路群、１８はカウンタ、１９は遅延回路、
１０１は当該プロセッサが共通パスアクセス要求を発生
していることを他プロセツサに通知する信号線、１０２
は当該プロセッサの共通バス要求信号、１０３はカウン
タ１８のキャリー信号、１０４はクロック、１０５〜１
０９はアンドラッチ回路の出力、１６０〜１６７は優先
度レジスタの各ビット、１７０〜１７９はアンドラッチ
回路、１８０〜１８７はカウンタの各ステージ、１９０
はカウンタのロード信号である。 特許出願人 日本電信電話公社
Claims (1)
- 【特許請求の範囲】 （１）共通資源に対し複数のプロセッサがアクセスを行
なうために該アクセス要求を制御する競合制御手段を有
するマルチプロセッサシステムにおける優先権制御方式
において、各プロセッサが前記共通資源にアクセスする
時点で各プロセッサから前記競合制御手段にアクセス要
求を通知する周期を様々に変えて設定する制御手段を各
プロセッサに設け、該制御手段により前記各プロセッサ
の共通資源アクセスの優先度を動的に設定することを特
徴とする優先権制御方式。 （２） 特許請求の範囲第１項記載の優先権制御方式
において、前記制御手段は、他プロセツサが前記共通資
源をアクセスしている状況を表わす第１のデータと当該
プロセッサの共通資源アクセスの基本的優先度を決定す
る第２のデータとから得られる第６のデータを用い、当
該プロセッサの共通資源アクセス要求を前記競合制御手
段に通知する周期を決定することを特徴とする優先権制
御方式。 （５） 特許請求の範囲第２項記載の優先権制御方式
において、前記制御手段は、前記第３のデータを初期値
とするカウンタを有し、該カウンタが予め定められた状
態になるまで当該プロセッサ内部で発生する前記共通資
源へのアクセス要求を保留することを特徴とする優先権
制御方式。 （４）特許請求の範囲第３項記載の優先権制御方式にお
いて、前記制御手段は、前記カウンタが予め定められた
状態に到達した時点の前記第１のデータと前記第２のデ
ータとから得られる新たな第３のデータを前記カウンタ
の初期値に再セットし、該カウンタが予め定められた状
態になるまで当該プロセッサ内部で発生する前記共通資
源へのアクセス要求を保留することを繰り返し行なうこ
とを特徴とする優先権制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14670182A JPS5936865A (ja) | 1982-08-24 | 1982-08-24 | 優先権制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14670182A JPS5936865A (ja) | 1982-08-24 | 1982-08-24 | 優先権制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936865A true JPS5936865A (ja) | 1984-02-29 |
Family
ID=15413594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14670182A Pending JPS5936865A (ja) | 1982-08-24 | 1982-08-24 | 優先権制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180344U (ja) * | 1988-06-11 | 1989-12-26 |
-
1982
- 1982-08-24 JP JP14670182A patent/JPS5936865A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180344U (ja) * | 1988-06-11 | 1989-12-26 |
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