JPS593771A - バツフアメモリ装置 - Google Patents
バツフアメモリ装置Info
- Publication number
- JPS593771A JPS593771A JP57111890A JP11189082A JPS593771A JP S593771 A JPS593771 A JP S593771A JP 57111890 A JP57111890 A JP 57111890A JP 11189082 A JP11189082 A JP 11189082A JP S593771 A JPS593771 A JP S593771A
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- JP
- Japan
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- tag
- data
- address
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、データ部とそのタグ部からなるバッファメモ
リ装置に関し、その使用効率を高めようとするものであ
る。
リ装置に関し、その使用効率を高めようとするものであ
る。
技術の背景
この種のバッファメモリは例えばＣＰＵ （中央処理装
置）と主記憶との間に介在され、高速の素子を用いて構
成されるので、大容量主記憶の平均的なアクセスタイム
を短縮する上で有用である。バッファメモリは小容量で
あるから、主記憶上のデータのうちで最近使用されたも
のだけを格納する。
置）と主記憶との間に介在され、高速の素子を用いて構
成されるので、大容量主記憶の平均的なアクセスタイム
を短縮する上で有用である。バッファメモリは小容量で
あるから、主記憶上のデータのうちで最近使用されたも
のだけを格納する。
このため次にアクセスするデータが必ずしもバッファメ
モリ上にあるとは限らない。バッファメモリ上に現在格
納されているデータを示すために一般にバッファ・アド
レス・アレイ （ＢＡＡ） 、バッファ・インデックス
・アレイ （Ｂ Ｉ Ａ）等と称されるメモリが用いら
れる。ここではこれをタグ（ＴＡＧ）メモリまたはタグ
部と呼び、バッファメモリのデータを格納する部分をデ
ータ部と呼ぶ。
モリ上にあるとは限らない。バッファメモリ上に現在格
納されているデータを示すために一般にバッファ・アド
レス・アレイ （ＢＡＡ） 、バッファ・インデックス
・アレイ （Ｂ Ｉ Ａ）等と称されるメモリが用いら
れる。ここではこれをタグ（ＴＡＧ）メモリまたはタグ
部と呼び、バッファメモリのデータを格納する部分をデ
ータ部と呼ぶ。
バッファメモリのアクセスに用いられるアドレスＡは主
記憶アクセス用アドレスにもなるがこ−では下位、中位
、上位ビット群の３つの部分Ａ Ｉ。
記憶アクセス用アドレスにもなるがこ−では下位、中位
、上位ビット群の３つの部分Ａ Ｉ。
Ａ２．Ａ３に分割され（第１図参照）、Ａ１はデータ部
のアドレスに、またＡ２はタグ部のアドレスになり、残
りのＡ３はアドレスＡ２によってりグ部から引き出され
た識別子（ＤＡＴＡ部に格納されたデータの主記憶上の
アドレス）との比較に用いられる。一致することをヒツ
ト（Ｈｉｄ’）と呼ぶが、ヒツトすればデータ部に該当
するデータがあるので主記憶へ行くことなく該データを
高速に取出すことができる。
のアドレスに、またＡ２はタグ部のアドレスになり、残
りのＡ３はアドレスＡ２によってりグ部から引き出され
た識別子（ＤＡＴＡ部に格納されたデータの主記憶上の
アドレス）との比較に用いられる。一致することをヒツ
ト（Ｈｉｄ’）と呼ぶが、ヒツトすればデータ部に該当
するデータがあるので主記憶へ行くことなく該データを
高速に取出すことができる。
従来技術と問題点
ところでタグ部のメモリとデータ部のメモリのアクセス
タイムが異なる場合、一般には遅い方のアクセスタイム
でバッファメモリ全体のアクセスタイムが決まる。例え
ばタグ部のアクセスタイムが１τ（１クロック周期）、
データ部のそれが２τとすると、バッファメモリ全体の
アクセスタイムは２τとなる。これはデータ部から出力
が出て始めて続出し完了とし、それまでアドレスは変え
ないからである。しかし、アクセスアドレスはヒツトす
る場合もしない場合もあり、その結果は１τ後に分る。
タイムが異なる場合、一般には遅い方のアクセスタイム
でバッファメモリ全体のアクセスタイムが決まる。例え
ばタグ部のアクセスタイムが１τ（１クロック周期）、
データ部のそれが２τとすると、バッファメモリ全体の
アクセスタイムは２τとなる。これはデータ部から出力
が出て始めて続出し完了とし、それまでアドレスは変え
ないからである。しかし、アクセスアドレスはヒツトす
る場合もしない場合もあり、その結果は１τ後に分る。
にも拘わらずアクセスタイムは２τとして、次のアクセ
スは２τ後とするのは無駄がある。
スは２τ後とするのは無駄がある。
本発明はか＼る点に着目し、アクセスの仕方を変えてタ
グ部メモリが高速である場合にバッファメモリ全体のア
クセスタイムを短縮しようとするものである。
グ部メモリが高速である場合にバッファメモリ全体のア
クセスタイムを短縮しようとするものである。
発明の構成
本発明は、データ部メモリと、該データ部メモリノテー
タの識別子を格納しアクセスタイムがデータ部メモリよ
り短いタグ部メモリからなるハソファメモリ装置におい
て、アクセスアドレスを全てのタグ部および現在アクセ
スされていないデータ部に加え、タグ部からヒツト出力
が生じると当該タグ部に対応するデータ部だけのアクセ
スを継続し・残りのデータ部および全てのタグ部へは次
のアクセスアドレスを加えるセレクタおよびセレクト指
示回路を設けたことを特徴とするが、以下図示の実施例
を参照しながらこれを詳細に説明する。
タの識別子を格納しアクセスタイムがデータ部メモリよ
り短いタグ部メモリからなるハソファメモリ装置におい
て、アクセスアドレスを全てのタグ部および現在アクセ
スされていないデータ部に加え、タグ部からヒツト出力
が生じると当該タグ部に対応するデータ部だけのアクセ
スを継続し・残りのデータ部および全てのタグ部へは次
のアクセスアドレスを加えるセレクタおよびセレクト指
示回路を設けたことを特徴とするが、以下図示の実施例
を参照しながらこれを詳細に説明する。
発明の実施例
第１図は本発明の一実施例を示すブロック図である。バ
ッファメモリのデータ部は１０，１１．１２．１３０４
個からなり、従ってそのタグ部も２０．２１，２２．２
３の４個からなる。本例は図示せぬ主記憶を縦割りに４
分割した場合を想定しており、この縦割り関連系統をウ
ェイ （ｗａｙ）と呼ぶ。縦割すされた主記憶の各部分
はセクタ、セット分割型のセントに相当する。主記憶は
同時に横割りにもされ、これがセクタ、セット分割型で
はセクタと呼ばれる。セクタ、セント各分割線で区画さ
れる矩形部分がブロックで、これがバッファメモリとの
間の転送単位となる。第１図の１０〜１３はｗａｙＱ〜
３のデータ部で、この中には最近使用された複数のブロ
ックが収容される。
ッファメモリのデータ部は１０，１１．１２．１３０４
個からなり、従ってそのタグ部も２０．２１，２２．２
３の４個からなる。本例は図示せぬ主記憶を縦割りに４
分割した場合を想定しており、この縦割り関連系統をウ
ェイ （ｗａｙ）と呼ぶ。縦割すされた主記憶の各部分
はセクタ、セット分割型のセントに相当する。主記憶は
同時に横割りにもされ、これがセクタ、セット分割型で
はセクタと呼ばれる。セクタ、セント各分割線で区画さ
れる矩形部分がブロックで、これがバッファメモリとの
間の転送単位となる。第１図の１０〜１３はｗａｙＱ〜
３のデータ部で、この中には最近使用された複数のブロ
ックが収容される。
これらと対をなすタグ部２０〜２３にはデータ部ｌＯ〜
１３に現在収容中のブロックの主記憶上のアドレス（各
セントにおけるセクタナンバ）を示す識別子が保持され
る。ＣＰＵ （図示せず）から与えられるアドレスは本
例では２つのアドレスレジスタ３１．３２に交互に取り
込まれ、一方をアクセスアドレスＡ１他方をアクセスア
ドレスＢと呼ぶが、勿論共にアクセスアドレスであるこ
とには変りはない。レジスタ３１内のアドレスＡは前述
したように３つの部分Ａｌ−Ａ３に区分され、Ａ１でデ
ータ部１０〜１３がアクセスされる。アドレスＡ２はタ
グ部２０〜２３のアクセスに用いられる。４０〜４３は
、タグ部２０〜２３を同時にアクセスして得られる識別
子がＡ３と一致（ＨｉＴ）するか否かを比較する比較器
である。セクタ、セット分割型ではＡＩがブロック内ア
ドレス、Ａ２がセットナンバー、Ａ３がセクタナンバー
となる。アドレスレジスタ３２についても同様で、これ
にはアドレスＢが取込まれそのＢ＋−８３の区分はアド
レスＡのＡ１−Ａ３と同様である。５１．５２はレジス
タ３１．３２のタグ部関係の内容Ａ２．Ｂ２およびＡ３
．Ｂ３をＡ、Ｂセレクト信号で切換えるセレクタである
。このＡ、Ｂセレクト信号はＣＰＵからのアドレスをレ
ジスタ３１．３２のどれに格納したかにより変るもので
、レジスタ３１に格納したらアドレスＡ選択、レジスタ
３２に格納したらアドレスＢ選択を指示する。５３〜５
６はアドレスセレクタで、データ部１０〜１３に与える
アドレスをＡ＋またはＢ１に切換える。
１３に現在収容中のブロックの主記憶上のアドレス（各
セントにおけるセクタナンバ）を示す識別子が保持され
る。ＣＰＵ （図示せず）から与えられるアドレスは本
例では２つのアドレスレジスタ３１．３２に交互に取り
込まれ、一方をアクセスアドレスＡ１他方をアクセスア
ドレスＢと呼ぶが、勿論共にアクセスアドレスであるこ
とには変りはない。レジスタ３１内のアドレスＡは前述
したように３つの部分Ａｌ−Ａ３に区分され、Ａ１でデ
ータ部１０〜１３がアクセスされる。アドレスＡ２はタ
グ部２０〜２３のアクセスに用いられる。４０〜４３は
、タグ部２０〜２３を同時にアクセスして得られる識別
子がＡ３と一致（ＨｉＴ）するか否かを比較する比較器
である。セクタ、セット分割型ではＡＩがブロック内ア
ドレス、Ａ２がセットナンバー、Ａ３がセクタナンバー
となる。アドレスレジスタ３２についても同様で、これ
にはアドレスＢが取込まれそのＢ＋−８３の区分はアド
レスＡのＡ１−Ａ３と同様である。５１．５２はレジス
タ３１．３２のタグ部関係の内容Ａ２．Ｂ２およびＡ３
．Ｂ３をＡ、Ｂセレクト信号で切換えるセレクタである
。このＡ、Ｂセレクト信号はＣＰＵからのアドレスをレ
ジスタ３１．３２のどれに格納したかにより変るもので
、レジスタ３１に格納したらアドレスＡ選択、レジスタ
３２に格納したらアドレスＢ選択を指示する。５３〜５
６はアドレスセレクタで、データ部１０〜１３に与える
アドレスをＡ＋またはＢ１に切換える。
その切換えは指示回路６０からのデータ部アドレスセレ
クト指示ＤＡＳによる。この指示回路６０はＡ、Ｂセレ
クト信号を受け、該信号がアドレス八選択を指示するな
らセレクタ５３〜５６にアドレスＡ１を選択させ、アド
レスＢ選択を指示するならアドレスＢ１を選択させるが
、比較器４０からのヒツト信号も受け、これが入力する
と当該ウェイのアドレスセレクタ（５３〜５６の１つ）
切換えを禁止し、Ａ、Ｂアドレス切換えをするのは他の
アドレスセレクタ（５３〜５６の残りの３つ）のみとす
る。またこの指示回路６０は出力データセレクト指示機
能も有し、これによりセレクタ５７を制御してデータ部
ｌＯ〜１３のバスへの出力を選択する。
クト指示ＤＡＳによる。この指示回路６０はＡ、Ｂセレ
クト信号を受け、該信号がアドレス八選択を指示するな
らセレクタ５３〜５６にアドレスＡ１を選択させ、アド
レスＢ選択を指示するならアドレスＢ１を選択させるが
、比較器４０からのヒツト信号も受け、これが入力する
と当該ウェイのアドレスセレクタ（５３〜５６の１つ）
切換えを禁止し、Ａ、Ｂアドレス切換えをするのは他の
アドレスセレクタ（５３〜５６の残りの３つ）のみとす
る。またこの指示回路６０は出力データセレクト指示機
能も有し、これによりセレクタ５７を制御してデータ部
ｌＯ〜１３のバスへの出力を選択する。
第２図はタグ部のアクセスタイムをｌτ、データ部のア
クセスタイムを２τとしたタイムチャートで、アクセス
アドレスＡがウェイ１にヒツトし、続くアクセスアドレ
スＢがウェイ３にヒントした例を示すものである。アク
セスアドレスＡをＣＰＴＪからレジスタ３１に転送する
と時刻ｔｏで全てのｗ ａ ｙ Ｑ〜３に対するアクセ
スが開始され、先ずｔｏから１τ内にタグ部２０〜２３
のリード（ｒｅａｄ）および比較器４０〜４３での照合
が完了する。データ部１０〜１３に対するリードもｔｏ
から開始しているが、時刻ｔ１でｗａｙｌのＨｉＴが確
認されると、Ａ、 Ｂセレクト信号が変るので、指示
回路６０はアドレスセレクタの切換えを指示するが比較
器４１からヒント信号が入っているのでセレクタ５４だ
けをレジスタ３１側に残してつマリアドレスＡ選択状態
にホールドし、他のセレクタ５３，５５．５６は全てレ
ジスタ３２側に切換える。これによりｗａｙｌのデータ
部１１の後半がリードされている時刻ｔ１〜ｔ２の間に
、次のアドレスＢによるタグ部２０〜２３のリードおよ
び照合ならびにデータ部１０，１２．１３のアクセスが
行われる。そして時刻ｔ２でｗａｙ３のＨｉｔが確認さ
れると指示回路６０はセレクタ５６だけをレジスタ３２
側にしたまま他のセレクタ５３〜５５を全てレジスタ３
１側に戻す。以下次のアドレスＡ′、Ｂ′、・・・・・
・についても同様の動作を繰り返す。このようにすると
ｗａｙｌ、３のデータ部１１．１３に対するアクセスは
時刻ｔ１〜ｔ２の間並行して行なわれるので、時刻ｔ２
でデータ部１１からデータが読み出された１τ後の時刻
ｔ３にデータ部１３からデータが読み出され、両者の間
には１τしか時間差がなくなる。指示回路６０は比較器
４１．４３からのヒント信号を受けてセレクタ５７に、
ｔ２でデータ部１１の出力を、またむ３でデータ部１３
の出力を選択させる出力データセレクト指示を与える。
クセスタイムを２τとしたタイムチャートで、アクセス
アドレスＡがウェイ１にヒツトし、続くアクセスアドレ
スＢがウェイ３にヒントした例を示すものである。アク
セスアドレスＡをＣＰＴＪからレジスタ３１に転送する
と時刻ｔｏで全てのｗ ａ ｙ Ｑ〜３に対するアクセ
スが開始され、先ずｔｏから１τ内にタグ部２０〜２３
のリード（ｒｅａｄ）および比較器４０〜４３での照合
が完了する。データ部１０〜１３に対するリードもｔｏ
から開始しているが、時刻ｔ１でｗａｙｌのＨｉＴが確
認されると、Ａ、 Ｂセレクト信号が変るので、指示
回路６０はアドレスセレクタの切換えを指示するが比較
器４１からヒント信号が入っているのでセレクタ５４だ
けをレジスタ３１側に残してつマリアドレスＡ選択状態
にホールドし、他のセレクタ５３，５５．５６は全てレ
ジスタ３２側に切換える。これによりｗａｙｌのデータ
部１１の後半がリードされている時刻ｔ１〜ｔ２の間に
、次のアドレスＢによるタグ部２０〜２３のリードおよ
び照合ならびにデータ部１０，１２．１３のアクセスが
行われる。そして時刻ｔ２でｗａｙ３のＨｉｔが確認さ
れると指示回路６０はセレクタ５６だけをレジスタ３２
側にしたまま他のセレクタ５３〜５５を全てレジスタ３
１側に戻す。以下次のアドレスＡ′、Ｂ′、・・・・・
・についても同様の動作を繰り返す。このようにすると
ｗａｙｌ、３のデータ部１１．１３に対するアクセスは
時刻ｔ１〜ｔ２の間並行して行なわれるので、時刻ｔ２
でデータ部１１からデータが読み出された１τ後の時刻
ｔ３にデータ部１３からデータが読み出され、両者の間
には１τしか時間差がなくなる。指示回路６０は比較器
４１．４３からのヒント信号を受けてセレクタ５７に、
ｔ２でデータ部１１の出力を、またむ３でデータ部１３
の出力を選択させる出力データセレクト指示を与える。
従来のバッファメモリではヒント信号でセレクタ５７を
選択動作させるだけでデータ部１０〜１３のアクセスア
ドレスの上記の如き制御はしないので、データ部１０〜
１３の出力が確定するまで（２τかかる）は次のアクセ
スはできないが、本発明によればＨｉｔするウェイが重
ならない限りこれを１τに短縮したパイプライン読出し
が可能となる。
選択動作させるだけでデータ部１０〜１３のアクセスア
ドレスの上記の如き制御はしないので、データ部１０〜
１３の出力が確定するまで（２τかかる）は次のアクセ
スはできないが、本発明によればＨｉｔするウェイが重
ならない限りこれを１τに短縮したパイプライン読出し
が可能となる。
尚、ウェイ数、或いはアクセスタイムの数値例等は上記
実施例に限定されるものではない。例えばタグ部のアク
セスタイムが１で、データ部のそれが３τの場合はレジ
スタ３１，３２をもう１個追加し、アドレスをＡ、Ｂ、
Ｃの３群にして１τ毎にヒント信号が上ればヒツトウェ
イのアクセスはそのま−にして残りウェイのアクセスア
ドレスを次々に変えればよい。
実施例に限定されるものではない。例えばタグ部のアク
セスタイムが１で、データ部のそれが３τの場合はレジ
スタ３１，３２をもう１個追加し、アドレスをＡ、Ｂ、
Ｃの３群にして１τ毎にヒント信号が上ればヒツトウェ
イのアクセスはそのま−にして残りウェイのアクセスア
ドレスを次々に変えればよい。
発明の効果
以上述べたように本発明によれば、バッファメモリを構
成するタグ部のメモリのアクセスタイムがデータ部のメ
モリより速い場合に全体のアクセスタイムをタグ部のメ
モリ並みに短縮できる利点がある。
成するタグ部のメモリのアクセスタイムがデータ部のメ
モリより速い場合に全体のアクセスタイムをタグ部のメ
モリ並みに短縮できる利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
その動作を示すタイムチャートである。 図中、１０〜１３はデータ部のメモリ、２０〜２３はタ
グ部のメモリ、３１．３２はアドレスレジ、スタ、４０
〜４３は比較器、５１〜５７はセレクタ、６０はデータ
部アドレスセレクト及び出力データセレクト指示回路で
ある。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
その動作を示すタイムチャートである。 図中、１０〜１３はデータ部のメモリ、２０〜２３はタ
グ部のメモリ、３１．３２はアドレスレジ、スタ、４０
〜４３は比較器、５１〜５７はセレクタ、６０はデータ
部アドレスセレクト及び出力データセレクト指示回路で
ある。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- データ部メモリと、該データ部メモリのデータの識別子
を格納しアクセスタイムがデータ部メモリより短いタグ
部メモリからなるバッファメモリ装置において、アクセ
スアドレスを全てのタグ部および現在アクセスされてい
ないデータ部に加え、タグ部からヒツト出力が生じると
当該タグ部に対応するデータ部だけのアクセスを継続し
、残りのデータ部および全てのタグ部へは次のアクセス
アドレスを加えるセレクタおよびセレクト指示回路を設
けたことを特徴とするバッファメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111890A JPS593771A (ja) | 1982-06-29 | 1982-06-29 | バツフアメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111890A JPS593771A (ja) | 1982-06-29 | 1982-06-29 | バツフアメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593771A true JPS593771A (ja) | 1984-01-10 |
| JPS6135582B2 JPS6135582B2 (ja) | 1986-08-13 |
Family
ID=14572703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111890A Granted JPS593771A (ja) | 1982-06-29 | 1982-06-29 | バツフアメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265351A (en) * | 1989-12-18 | 1993-11-30 | Daiwa Seiko, Inc. | Ski boot having a carrying hanger provided on an outer member thereof |
-
1982
- 1982-06-29 JP JP57111890A patent/JPS593771A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265351A (en) * | 1989-12-18 | 1993-11-30 | Daiwa Seiko, Inc. | Ski boot having a carrying hanger provided on an outer member thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135582B2 (ja) | 1986-08-13 |
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