JPH0668022A - ダイレクトメモリアクセス装置 - Google Patents

Abstract

(57)【要約】 【目的】 比較的簡単なロジックによって複雑な不連続
空間ＤＭＡ動作を実行でき、更にその機能変更等も比較
的容易に行う。 【構成】 一対のバッファメモリ１３、１４を設け、こ
れを入力側ＤＭＡＣ１１と出力側ＤＭＡＣ１２とでトグ
ルに使用する。即ち、入力側ＤＭＡＣ１１はメモリ１上
の指定されたデータを第１バッファメモリ１３に格納
し、第１バッファメモリ１３がいっぱいになると第２バ
ッファメモリ１４にそのデータを格納する。出力側ＤＭ
ＡＣ１２は、入力側ＤＭＡＣ１１が第２バッファメモリ
１４にデータを書き込み中、既にデータの書き込まれた
第１バッファメモリ１３からそのデータを読み出し、入
出力装置３に向け転送する。バッファメモリへのデータ
の追記処理を行わず、各ＤＭＡＣ１１、１２はいずれも
基本動作のみを実行するためロジック構成は簡単にな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ上の不連続な空
間に格納されたデータの転送に適するダイレクトメモリ
アクセス装置に関する。

【０００２】

【従来の技術】ダイレクトメモリアクセス（ＤＭＡ）装
置は、プロセッサのデータ処理に対する負荷を軽減し、
処理の高速化を図るためにコンピュータ等に広く使用さ
れている。図２に従来一般のＤＭＡ基本動作説明図を示
す。この図を用いて、まず一般のＤＭＡ動作を説明す
る。図において、メモリ１はデータの転送元であって、
ダイレクトメモリアクセスコントローラ２を用いて転送
先の入出力装置３にデータを転送する構成が図示されて
いる。メモリ１は、例えばコンピュータの主記憶装置
で、入出力装置３は磁気ディスク装置等のＩ／Ｏデバイ
スである。ダイレクトメモリアクセスコントローラ２
は、プロセッサより先頭アドレス５とデータ量６の通知
を受けて、メモリ１の中に格納されたデータ４を読み出
し、入出力装置３に向け転送する。上記の動作は最も基
本的な動作であるが、通常、データはメモリ１の内部に
常に連続して格納されているとは限らない。従って、メ
モリ１上の不連続な空間に格納されたデータについての
ダイレクトメモリアクセス要求が起こり得る。

【０００３】図３に、このような場合に対応する従来の
不連続空間ＤＭＡ動作説明図を示す。この図もメモリ１
からダイレクトメモリアクセスコントローラ８を用い
て、入出力装置３にデータを転送する構成を図示してい
る。メモリ１には、例えば３個の領域にデータ４−１、
４−２及び４−３が格納されている。これらの領域は、
それぞれ全く別々の場所に離れており、ダイレクトメモ
リアクセスコントローラ８には、プロセッサから各デー
タ４−１、４−２、４−３の先頭アドレス５−１、５−
２、５−３とデータ量６−１、６−２、６−３の通知を
受ける。

【０００４】このような場合、読み取られたデータをま
とめて入出力装置３に転送するために、予めダイレクト
メモリアクセスコントローラ８にバッファメモリ９が設
けられる。そして、ダイレクトメモリアクセスコントロ
ーラ８は、始めのデータ４−１から読取りを開始しバッ
ファメモリ９に格納し、次に別のデータ４−２を読み取
り、バッファメモリ９の次の領域に転送し、最後にデー
タ４−３を読み取ってバッファメモリ９に転送する、と
いうようにメモリ１からバッファメモリ９へのデータ転
送動作を繰り返す。そして、その後バッファメモリ９か
ら入出力装置３への転送が行われる。この転送もダイレ
クトメモリアクセスコントローラ８の制御による。

【０００５】

【発明が解決しようとする課題】ところで、上記のよう
な不連続空間ＤＭＡ動作を実行する場合においては、ダ
イレクトメモリアクセスコントローラ８は、バッファメ
モリ９に順番にデータを書き足していく処理を行うため
に、現在、いずれのデータの転送を行っているかを示す
情報や、バッファメモリ９上の書き込み開始アドレス、
その他各種の情報を認識しながら処理を実行することに
なる。

【０００６】一方、この種のダイレクトメモリアクセス
コントローラ８は、通常高速性を要求されるため、ソフ
トウェアでなくハードウェアにより構成される。即ち、
プロセッサから先頭アドレスやデータ量等の情報が所定
のレジスタに格納されると、ダイレクトメモリアクセス
コントローラ８を構成するカウンタや論理ゲート群等の
ロジックが動作して、自動的にデータ転送が行われる。
従って、図２に示すような基本的なダイレクトメモリア
クセス動作に比べて、図３に示したような不連続空間Ｄ
ＭＡ動作を実行させるためのダイレクトメモリアクセス
コントローラ８は、非常に複雑なロジックを必要とす
る。また、プロセッサが、基本動作と不連続空間ＤＭＡ
動作の両方を要求する可能性がある場合、２種類のロジ
ックを用意しておかなければならない。更に、このよう
な転送動作を変更する場合には、改めてロジックを組み
直す必要が生じる。このように、従来のＤＭＡ装置では
回路コストやその保守管理の面で、費用的にあるいは手
数の面で大きな負担となる欠点があった。

【０００７】本発明は以上の点に着目してなされたもの
で、比較的簡単なロジックによって複雑な不連続空間Ｄ
ＭＡ動作を実行でき、更にその機能変更等も比較的容易
に行うことができるダイレクトメモリアクセス装置を提
供することを目的とするものである。

【０００８】

【課題を解決するための手段】本発明のダイレクトメモ
リアクセス装置は、転送元からダイレクトメモリアクセ
ス要求を受けた場合に転送すべきデータ量の、平均転送
量の２分の１以下の容量の一対の２ポート式のバッファ
メモリと、転送元から一方のバッファメモリにデータを
転送する入力側ダイレクトメモリアクセスコントローラ
と、他方のバッファメモリから、既に直前の転送動作に
より格納されたデータを、入力側ダイレクトメモリアク
セスコントローラの転送動作と並行して転送先へ転送す
る出力側ダイレクトメモリアクセスコントローラとを備
えたことを特徴とするものである。更に、転送データの
転送元における複数の読み出しアドレスとデータ量とを
含むパラメータを格納するランダム・アクセス・メモリ
と、前記ランダム・アクセス・メモリに格納されたパラ
メータの書き換え制御を行うプロセッサとを備えたこと
を特徴とするものである。

【０００９】

【作用】この装置は、一対のバッファメモリを設け、こ
れを入力側ダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）と出力側ＤＭＡＣとでトグルに使用する。即
ち、入力側ＤＭＡＣはメモリ上の指定されたデータを第
１バッファメモリに格納し、第１バッファメモリがいっ
ぱいになると第２バッファメモリにそのデータを格納す
る。出力側ＤＭＡＣは、入力側ＤＭＡＣが第２バッファ
メモリにデータを書き込み中、既にデータの書き込まれ
た第１バッファメモリからそのデータを読み出し、入出
力装置に向け転送する。バッファメモリへのデータの追
記処理を行わず、各ＤＭＡＣはいずれも基本動作のみを
実行するためロジック構成は簡単になる。連続するデー
タのバッファメモリへの転送が終わると、次の領域の先
頭アドレスやデータ量を認識するとともに、そのデータ
を書き込むバッファメモリも切り換えられる。従って、
読み出されるデータを格納した空間が切り換わっても、
入力側ＤＭＡＣの動作は変わらない。出力側ＤＭＡＣの
動作も同様である。このようなトグル動作の切り換えタ
イミングパラメータを変更すれば、ロジックの変更無し
にダイレクトメモリアクセス動作の変更が可能である。

【００１０】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明のダイレクトメモリアクセス装
置の実施例を示す概略ブロック図である。図において、
この装置は、コンピュータの主記憶装置等から構成され
る転送元のメモリ１から磁気ディスク装置等と接続され
た転送先の入出力装置３に対し、データを転送するため
に構成されたものである。メモリ１側には、入力側ダイ
レクトメモリアクセスコントローラ１１が設けられ、入
出力装置３側には、出力側ダイレクトメモリアクセスコ
ントローラ１２が設けられる。その間に一対のバッファ
メモリ、即ち第１バッファメモリ１３と第２バッファメ
モリ１４が設けられている。入力側ダイレクトメモリア
クセスコントローラ１１と一対のバッファメモリ１３、
１４の間は、セレクタ１５により接続されている。

【００１１】また、出力側ダイレクトメモリアクセスコ
ントローラ１２と一対のバッファメモリ１３、１４の間
は、セレクタ１６により接続されている。これらのセレ
クタ１５、１６は、例えば第１バッファメモリ１３を入
力側ダイレクトメモリアクセスコントローラ１１に接続
したとき、第２バッファメモリ１４を出力側ダイレクト
メモリアクセスコントローラ１２に接続し、その次のタ
イミングでは、第２バッファメモリ１４を入力側ダイレ
クトメモリアクセスコントローラ１１に接続し、第１バ
ッファメモリ１３を出力側ダイレクトメモリアクセスコ
ントローラ１２に接続する。このような切換動作は、従
来データの連続的な高速転送等に広く使われており、そ
の制御回路等の説明は省略する。本発明では、このよう
に一対のバッファメモリ１３、１４をトグルに使用する
ことによって、転送動作の簡略化を図っている。

【００１２】図４に、上記の第１バッファメモリ１３及
び第２バッファメモリ１４の容量を決めるための平均転
送量の説明図を示す。図に示すように、図１に示すシス
テムでダイレクトメモリアクセスの要求回数を縦軸に、
その各要求の都度転送したデータ量を横軸にとってその
統計を図示すると、平均転送量Ｍを中心とする適当な分
布が得られる。本発明の装置の場合、第１バッファメモ
リ１３及び第２バッファメモリ１４の容量は、この平均
転送量をＭとしたとき、その２分の１程度に選択する。
従って、平均的なデータ転送要求が行われた場合、第１
バッファメモリ１３と第２バッファメモリ１４をフルに
使用してデータ転送が行われることになる。このよう
に、本発明においては、基本的にバッファメモリへのデ
ータの追記を行わない。つまり、バッファメモリの容量
が大き過ぎると使用されない部分が増え、資源が無駄に
なる。これに対し、バッファメモリの容量を小さくし過
ぎると、後で説明するトグル切り換え回数が増え、全体
としてデータ転送時間が長時間となる。これらの点を考
慮して上記したようにバッファメモリの容量が決定され
ている。

【００１３】再び図１に戻って、本発明の装置の概略動
作をこの図を用いて説明する。入力側ダイレクトメモリ
アクセスコントローラ１１には、プロセッサからメモリ
１に格納されたデータ４−１、４−２、４−３の先頭ア
ドレス５−１、５−２、５−３と、各データ量６−１、
６−２、６−３が通知される。更に、本発明の装置にお
いては、入力側ダイレクトメモリアクセスコントローラ
１１と出力側ダイレクトメモリアクセスコントローラ１
２に対するトグル切り換えタイミングのためのパラメー
タが通知される。このパラメータは、実際には読み出し
データ量をカウントするカウンタの初期値等として使用
され、第１バッファメモリ１３や第２バッファメモリ１
４の容量いっぱいまでデータの書き込みが行われると、
カウンタからセレクタ１５、１６に対し切り換え信号が
出力され、データの転送先が切り換えられるといった制
御に使われる。従って、図に示す先頭アドレスやデータ
量あるいはトグル切り換えタイミングパラメータ１７等
は、予めメモリ等に保存されるが、その他は全てロジッ
クにより構成される。

【００１４】即ち、まず初めのデータ４−１について、
ダイレクトメモリアクセスコントローラ１１が第１バッ
ファメモリ１３に転送する動作を開始する。そして、第
１バッファメモリ１３がいっぱいになると、セレクタ１
５が切り換えられる。セレクタ１５が切り換えられる
と、今度は、データ４−１の残り分が第２バッファメモ
リ１４に格納される。このとき、第１バッファメモリ１
３と出力側ダイレクトメモリアクセスコントローラ１２
がセレクタ１６にて接続されており、出力側ダイレクト
メモリアクセスコントローラ１２は、第１バッファメモ
リ１３から既に格納されたデータを読み出して入出力装
置３に転送する。

【００１５】第１バッファメモリ１３と第２バッファメ
モリ１４の容量は、先に説明したように、データ４−１
が平均的な量であれば、その２分の１程度以下に選定さ
れているため、数回上記動作を繰り返すことによってデ
ータ転送が終了する。そして、データ４−１の最後のデ
ータが、例えば第２バッファメモリ１４に書き込まれる
と、第２バッファメモリ１４がいっぱいにならなくて
も、その動作を一旦停止する。そして、セレクタ１５、
１６を切り換えて、今度はデータ４−２の転送処理に移
る。データ４−２は、新たに第１バッファメモリ１３へ
転送開始される。従って、その後の動作は最初のデータ
４−１の転送動作と全く同様である。このため、入力側
ダイレクトメモリアクセスコントローラ１１も出力側ダ
イレクトメモリアクセスコントローラ１２も、従来行っ
ていたような複雑な追記処理のための制御を全く行う必
要はない。

【００１６】図５に、本発明の装置を更に詳細に示す具
体例主要部ブロック図を示す。本発明の装置は、例えば
具体的にはこのような構成で実施される。この装置は、
メインバス２１に接続された図示しない転送元の主記憶
装置等から、Ｉ／Ｏバス２２に接続された図示しない転
送先の磁気ディスク装置等へデータを転送するためのも
のである。この装置には、内部バス２３が設けられ、こ
こに接続されたマイクロプロセッサ２４が装置全体の動
作を制御する。メインバス２１と内部バス２３の間に
は、メインバスインタフェース部２５が設けられ、この
メインバスインタフェース部２５を介してメインバス用
ＤＭＡコントローラ２６がデータバッファ２７に対し、
先に説明した要領でダイレクトメモリアクセス動作を実
行する構成とされている。

【００１７】また、内部バス２３とＩ／Ｏバス２２の間
には、Ｉ／Ｏバスインタフェース部２９が設けられ、デ
ータバッファ２７に格納されたデータをＩ／Ｏバス２２
に転送するために、Ｉ／Ｏバス用ＤＭＡコントローラ２
８が設けられている。更に、先に説明した先頭アドレス
や、データ量あるいはトグル切り換えタイミングパラメ
ータ等を格納するために記憶装置３２が設けられてい
る。また、マイクロプロセッサ２４の動作制御のために
読出し専用記憶装置３１が設けられている。

【００１８】図６に、図５に示したデータバッファ２７
の具体的な構成を示す主要部ブロック図を示す。このデ
ータバッファ２７には、２個１組で構成されたバッファ
メモリが全部でｎ組設けられている。ＤＭＡチャネル０
用バッファＡ面２７−０１とＤＭＡチャネル０用バッフ
ァＢ面２７−０２は１組となって、先に図１で説明した
通りの転送動作に使用される。その他の部分、即ちＤＭ
Ａチャネル１用バッファＡ面２７−１１とＤＭＡチャネ
ル１用バッファＢ面２７−１２とは、別のチャネル用の
バッファメモリを構成し、以下、同様にＤＭＡチャネル
ｎ用バッファＡ面２７−ｎ１とＤＭＡチャネルｎ用バッ
ファＢ面２７−ｎ２まで１組で他のチャネル用のバッフ
ァメモリを構成する。このように、実際の例では入出力
装置の複数のチャネルについて、それぞれ１組ずつバッ
ファメモリが対応して設けられ、独立にダイレクトメモ
リアクセス動作が実行できる構成とされている。

【００１９】なお、図５の装置において、その動作開始
の際には、マイクロプロセッサ２４にメインバス２１と
メインバスインタフェース部２５を通じてダイレクトメ
モリアクセス要求が入力し、更に同様の経路を通って先
頭アドレスとデータ量とが入力する。これらの入力情報
は記憶装置３２に格納される。その後、マイクロプロセ
ッサ２４は読出し専用記憶装置３１に格納された所定の
動作開始処理のためのプログラムに従って、トグル切り
換えタイミングパラメータを生成し、メインバス用ＤＭ
Ａコントローラ２６やＩ／Ｏバス用ＤＭＡコントローラ
２８の所定のレジスタに格納する。また、Ｉ／Ｏバス用
ＤＭＡコントローラ２８の動作タイミングを制御するパ
ラメータ等も同時に通知する。そして、動作開始の指示
があると先に説明した通り、メインバス用ＤＭＡコント
ローラ２６がデータバッファ２７に設けられた１組のバ
ッファメモリの一方にデータを格納し、これと並行して
Ｉ／Ｏバス用ＤＭＡコントローラ２８が他方のバッファ
メモリからデータを読み出してＩ／Ｏバス２２に転送す
る動作が実行される。

【００２０】図６に示す実施例では、例えば各バッファ
メモリの容量を２キロバイト程度に選定し良好な結果を
得た。また、図５に示す読出し専用記憶装置に格納され
たプログラムを変更すれば、データバッファ２７の分割
方法やトグル切り換えタイミングの生成方法等を変更す
ることができる。この場合、メインバス用ＤＭＡコント
ローラ２６やＩ／Ｏバス用ＤＭＡコントローラ２８を構
成するロジックは全く変更する必要はない。また、本発
明の方法では、バッファメモリをトグルに使用してデー
タ転送を実行するため、その転送速度も従来方法と比較
して実質的にほとんど低下することはない。

【００２１】ところで、図５に示すように、データバッ
ファ２７はメインバスインタフェース部２５と内部バス
２３に接続されており、メインバス用ＤＭＡコントロー
ラ２６とＩ／Ｏバス用ＤＭＡコントローラ２８がデータ
バッファ２７を同時にアクセスしてデータ転送を実行し
ている。従って、データバッファ２７としては、同時ア
クセス可能ないわゆる２ポートメモリが使用されてい
る。これによって、一方のダイレクトメモリアクセスコ
ントローラがアクセスしている間バスが占有され、他方
のダイレクトメモリアクセスコントローラのアクセスが
禁止されてしまうことがなくなる。

【００２２】本発明は以上の実施例に限定されない。装
置を構成するハードウェアは、図１に示した概略的なブ
ロック構成となる各種の回路を使用して構成して差し支
えない。また、データバッファを分割していくつかのバ
ッファメモリを構成する動作と、データバッファ２７を
従来のように全体に使用して基本動作を実行する処理と
を要求に応じて使い分けるような構成にしてもよい。

【００２３】

【発明の効果】以上説明した本発明のダイレクトメモリ
アクセス装置は、平均のデータ転送量の２分の１以下の
容量を持つ一対の２ポート式のバッファメモリをトグル
に使用することによって、入力側ダイレクトメモリアク
セスコントローラと出力側ダイレクトメモリアクセスコ
ントローラをそれぞれ並行に動作させ、基本的で簡単な
ロジックにより複雑な不連続空間ＤＭＡ動作等を高速で
行うことができる。しかも、そのパラメータ等は、動作
準備のためのプログラムを変更することによって容易に
変更できるため、ロジックの追加変更を伴わず、複雑な
ＤＭＡ動作を制御することが可能になる。

【図面の簡単な説明】

【図１】本発明のダイレクトメモリアクセス装置概略ブ
ロック図である。

【図２】従来一般のＤＭＡ基本動作説明図である。

【図３】従来の不連続空間ＤＭＡ動作説明図である。

【図４】平均転送量の説明図である。

【図５】本発明の装置の具体例主要部ブロック図であ
る。

【図６】本発明の装置のデータバッファ主要部ブロック
図である。

【符号の説明】

１ メモリ（転送元） ３ 入出力装置（転送先） １１ 入力側ダイレクトメモリアクセスコントローラ １２ 出力側ダイレクトメモリアクセスコントローラ １３ 第１バッファメモリ １４ 第２バッファメモリ １５、１６ セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 転送元からダイレクトメモリアクセス要
   求を受けた場合に転送すべきデータ量の、平均転送量の
   ２分の１以下の容量の一対の２ポート式のバッファメモ
   リと、 転送元から前記一方のバッファメモリにデータを転送す
   る入力側ダイレクトメモリアクセスコントローラと、 前記他方のバッファメモリから、既に直前の転送動作に
   より格納されたデータを、前記入力側ダイレクトメモリ
   アクセスコントローラの前記転送動作と並行して転送先
   へ転送する出力側ダイレクトメモリアクセスコントロー
   ラとを備えたことを特徴とするダイレクトメモリアクセ
   ス装置。
2. 【請求項２】 転送データの転送元における複数の読み
   出しアドレスとデータ量とを含むパラメータを格納する
   ランダム・アクセス・メモリと、 前記ランダム・アクセス・メモリに格納されたパラメー
   タの書き換え制御を行うプロセッサとを備えたことを特
   徴とする請求項１記載のダイレクトメモリアクセス装
   置。