JPS593779B2 - ディジタル対数変換装置 - Google Patents
ディジタル対数変換装置Info
- Publication number
- JPS593779B2 JPS593779B2 JP9464376A JP9464376A JPS593779B2 JP S593779 B2 JPS593779 B2 JP S593779B2 JP 9464376 A JP9464376 A JP 9464376A JP 9464376 A JP9464376 A JP 9464376A JP S593779 B2 JPS593779 B2 JP S593779B2
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- Japan
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- digit
- decimal
- counters
- integer
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- Measurement Of Current Or Voltage (AREA)
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
Description
【発明の詳細な説明】
本発明はディジタル的に対数変換するディジタル対数変
換装置に関する。
換装置に関する。
従来、パルス信号は第１図に示すような装置によつてア
ナログ的に対数変換し対数値を求めている。
ナログ的に対数変換し対数値を求めている。
すなわち、パルス信号は増幅回路５で増幅した後、波高
弁別回路６で所定の波高値のものを取り出し、これを波
形整形回路７で波形整形している。そして、波形整形さ
れたパルス信号はアナログ的に対数変換する対数変換回
路８に供給し、ここで得られたアナログ対数信号を出力
回路９を経て外部装置に出力している。しかしながら第
１図に示す装置では、特に対数変換をアナログ的に行な
つているので温度に対する依存性が強く、そのため対数
値に誤差が現われることが多い。
弁別回路６で所定の波高値のものを取り出し、これを波
形整形回路７で波形整形している。そして、波形整形さ
れたパルス信号はアナログ的に対数変換する対数変換回
路８に供給し、ここで得られたアナログ対数信号を出力
回路９を経て外部装置に出力している。しかしながら第
１図に示す装置では、特に対数変換をアナログ的に行な
つているので温度に対する依存性が強く、そのため対数
値に誤差が現われることが多い。
そこで、このような不都合を改善するため温度補償回路
を設けることも考えられるが、回路構成が複雑になる欠
点がある。また、第１図に示す装置はアナログ回路特有
のドリフト問題が生じ、このため定期的に補正しなけれ
ばならない煩雑さがある。
を設けることも考えられるが、回路構成が複雑になる欠
点がある。また、第１図に示す装置はアナログ回路特有
のドリフト問題が生じ、このため定期的に補正しなけれ
ばならない煩雑さがある。
本発明は上記実情にかんがみてなされたもので、パルス
信号を総てディジタル的に信号処理して対数変換し、こ
れによつて温度依存性をなくし、また温度ドリフトの影
響をなくして正確な対数値を得るようにするディジタル
対数変換装置を提供するものである。
信号を総てディジタル的に信号処理して対数変換し、こ
れによつて温度依存性をなくし、また温度ドリフトの影
響をなくして正確な対数値を得るようにするディジタル
対数変換装置を提供するものである。
以下、図面を参照して本発明の一実施例を説明するにあ
たり、先ずこの発明の基礎にある指数と対数式との関係
について述べる。
たり、先ずこの発明の基礎にある指数と対数式との関係
について述べる。
すなわち、ディジタル信号をディジタル的に対数変換す
る場合、以下の第１表ないし第３表に示す関係がその基
礎となる。
る場合、以下の第１表ないし第３表に示す関係がその基
礎となる。
先ず、第１表は２進数の指数ｎを可変したときの対数値
を示すもので、対数変換された値は指数ｎに比例してい
ることが判る。
を示すもので、対数変換された値は指数ｎに比例してい
ることが判る。
さらに指数Ｎ．ｉ（但し、ｎは整数、ｉは小数点１桁の
数値）＝７．０〜８．９について求めると、２ｎ−１２
ｎ●ｉ−２ｎ◆ｏ（：：２ｎ（Ｉｊ））、 〉※２ｎ
（Ｉｊ）／２ｎ（１１）および２ｎ／２ｎ−７は第２表
のような結果が得られる。
数値）＝７．０〜８．９について求めると、２ｎ−１２
ｎ●ｉ−２ｎ◆ｏ（：：２ｎ（Ｉｊ））、 〉※２ｎ
（Ｉｊ）／２ｎ（１１）および２ｎ／２ｎ−７は第２表
のような結果が得られる。
なお、ｉは小数点１桁の数値の零を表わす。例えば指数
７，０の場合にはｎ−７、ｊ＝０をもつて表わし、指数
７１の５場合にはｎ−７、ｉ＝１をもつて表わしている
。第２表において２ｎ−１−２ｎ・ｏは、例えば指数７
．０〜７．９にあつては２ｎ゜１から１２８を、指数８
．０〜８。９にあつては２ｎ−１から２５６を引算した
値である。
７，０の場合にはｎ−７、ｊ＝０をもつて表わし、指数
７１の５場合にはｎ−７、ｉ＝１をもつて表わしている
。第２表において２ｎ−１−２ｎ・ｏは、例えば指数７
．０〜７．９にあつては２ｎ゜１から１２８を、指数８
．０〜８。９にあつては２ｎ−１から２５６を引算した
値である。
また、２ｎ（１−ｊ）／２ｎ（１−！）は、指数７．０
〜７．９にあつては２ｎ（１．ｊ）を９で、指数８．０
〜８．９にあつては２ｎ（１−ｊ）を１８で割算したも
のである。この場合、小数点以下は切拾てられる。従つ
て、２ｎ−１／２ｎ−１−７・０について求めれば指数
７．０〜、８．０〜、・・・・・・の何れにあつても同
じ関係にあることが判る。さらに、後述する第２図の２
進カウンタ２８２１６の出力パルスは、第３表のように
小数位決定回路１１の入力端１２、〜１２のに入力され
るパルスで小数点以下の数値を決定するものである。
〜７．９にあつては２ｎ（１．ｊ）を９で、指数８．０
〜８．９にあつては２ｎ（１−ｊ）を１８で割算したも
のである。この場合、小数点以下は切拾てられる。従つ
て、２ｎ−１／２ｎ−１−７・０について求めれば指数
７．０〜、８．０〜、・・・・・・の何れにあつても同
じ関係にあることが判る。さらに、後述する第２図の２
進カウンタ２８２１６の出力パルスは、第３表のように
小数位決定回路１１の入力端１２、〜１２のに入力され
るパルスで小数点以下の数値を決定するものである。
そこで、以上のような表を前提として、第２図にて本発
明の実施例を説明する。同図において１０はパルス信号
を供給する端子であり、これは２進カウンタ２１〜２１
６に接続されている。これらの２進カウンタ２１〜２１
６は直列に接続され、サンプリング信号によつてパルス
信号を順次上位桁に位置するカウンタ２１〜２１６に桁
上げする。なお、これらのカウンタ２１〜２１６のうち
、カウンタ２７〜２１６の出力（０）〜（９）は下位桁
のパルスをクリアし自己の出力パルスをホールドする機
能をもつている。而して、端子１０側および２進カウン
タ２１〜２９の出力側は小数点以下の対数値を決定する
小数位決定回路１１と接続されている。
明の実施例を説明する。同図において１０はパルス信号
を供給する端子であり、これは２進カウンタ２１〜２１
６に接続されている。これらの２進カウンタ２１〜２１
６は直列に接続され、サンプリング信号によつてパルス
信号を順次上位桁に位置するカウンタ２１〜２１６に桁
上げする。なお、これらのカウンタ２１〜２１６のうち
、カウンタ２７〜２１６の出力（０）〜（９）は下位桁
のパルスをクリアし自己の出力パルスをホールドする機
能をもつている。而して、端子１０側および２進カウン
タ２１〜２９の出力側は小数点以下の対数値を決定する
小数位決定回路１１と接続されている。
この小数位決定回路１１にあつては、入力端１２数〜１
２９に接続される固定接点とこれらの固定接点を選択す
る選択端子とを有する入力選択回路を有するとともに、
この入力選択回路の選択端子に一個の９進カウンタを接
続したものを使用する。そして、通常、２進カウンタ２
１〜２７の計数動作中にあつては前記選択端子が入力端
１２のを選択して該入力端１２選に入力されるパルス信
号を９進カウンタで計数し、以後２進カウンタ２８〜２
１６の出力パルスについては該２進カウンタ２８〜２１
６から出力されるパルスを整数位決定回路１３で受けて
該整数位決定回路１３から出力される選択信号で既に計
数している９進カウンタをクリアするとともに、前記選
択端子を操作して入力端１２１〜１２９を順次選択させ
て同人力端１２１〜１２９に入力されるパルス信号を９
進カウンタで計数してオーバフロした数を小数位の値と
して決定する構成である。例えば２進カウンタ２１２に
”１゜゛すなわち１２桁目に６「゛が立つと、整数位決
定回路１３は１２桁目の″１２”の信号を出力するとと
もに選択信号を小数位決定回路１１に送る。同回路１１
は選択信号で９進カウンタがクリアされるとともに２進
カウンタ２５を選択してその２進カウンタ２５が出力を
生ずるごとに小数位決定回路１１に取り込んで９進カウ
ンタでカウントし、オーバフロした数を小数位の値とし
て出力する。特に、この小数位決定回路１１は前述した
第３表のごとく決定された２進カウンタ２８〜２１６の
出力を、本回路１１の９進カウンタで第２表に示す２ｎ
（Ｉｊ）／２ｎ（１１）の出力に変換し小数点以下の対
数値０．０−０．９を得るものである。１３はカウンタ
２７〜２１６からの出力パルスを整数位として計数する
整数位決定回路で、インヒビツト回路と２進カウンタ等
を内蔵している。
２９に接続される固定接点とこれらの固定接点を選択す
る選択端子とを有する入力選択回路を有するとともに、
この入力選択回路の選択端子に一個の９進カウンタを接
続したものを使用する。そして、通常、２進カウンタ２
１〜２７の計数動作中にあつては前記選択端子が入力端
１２のを選択して該入力端１２選に入力されるパルス信
号を９進カウンタで計数し、以後２進カウンタ２８〜２
１６の出力パルスについては該２進カウンタ２８〜２１
６から出力されるパルスを整数位決定回路１３で受けて
該整数位決定回路１３から出力される選択信号で既に計
数している９進カウンタをクリアするとともに、前記選
択端子を操作して入力端１２１〜１２９を順次選択させ
て同人力端１２１〜１２９に入力されるパルス信号を９
進カウンタで計数してオーバフロした数を小数位の値と
して決定する構成である。例えば２進カウンタ２１２に
”１゜゛すなわち１２桁目に６「゛が立つと、整数位決
定回路１３は１２桁目の″１２”の信号を出力するとと
もに選択信号を小数位決定回路１１に送る。同回路１１
は選択信号で９進カウンタがクリアされるとともに２進
カウンタ２５を選択してその２進カウンタ２５が出力を
生ずるごとに小数位決定回路１１に取り込んで９進カウ
ンタでカウントし、オーバフロした数を小数位の値とし
て出力する。特に、この小数位決定回路１１は前述した
第３表のごとく決定された２進カウンタ２８〜２１６の
出力を、本回路１１の９進カウンタで第２表に示す２ｎ
（Ｉｊ）／２ｎ（１１）の出力に変換し小数点以下の対
数値０．０−０．９を得るものである。１３はカウンタ
２７〜２１６からの出力パルスを整数位として計数する
整数位決定回路で、インヒビツト回路と２進カウンタ等
を内蔵している。
すなわち、この整数位決定回路１３は、カウンタ２７〜
２１６からのパルス信号を２進カウンタで計数して整数
位を決定保持するとともに下位桁の２進カウンタをイン
ヒビツトする。さらに、小数値決定回路１１に選択信号
を送つて９進カウンタの計数内容をクリアし、以後カウ
ンタ２８（１）〜２１６（９）から出力が生ずると、選
択信号を小数位決定回路１１へ送つて入力端１２１（１
−１〜９）を順次選択して９進カウンタに計数させる（
第３表参照）。すなわち、第２表の２ｎ−１Ａｎ−１−
７・０の割算を、２進カウンタの信号をシフトして行な
う。次に、第２図に示す装置により具体的な数値に基づ
いて対数変換を行なつてみる。
２１６からのパルス信号を２進カウンタで計数して整数
位を決定保持するとともに下位桁の２進カウンタをイン
ヒビツトする。さらに、小数値決定回路１１に選択信号
を送つて９進カウンタの計数内容をクリアし、以後カウ
ンタ２８（１）〜２１６（９）から出力が生ずると、選
択信号を小数位決定回路１１へ送つて入力端１２１（１
−１〜９）を順次選択して９進カウンタに計数させる（
第３表参照）。すなわち、第２表の２ｎ−１Ａｎ−１−
７・０の割算を、２進カウンタの信号をシフトして行な
う。次に、第２図に示す装置により具体的な数値に基づ
いて対数変換を行なつてみる。
今、端子１０に１００００個のパルス信号が供給された
場合、先ず、小数位決定回路１１は入力端１２たから到
来するパルス信号を９進カウンタで計数する。このとき
同時に２進カウンタ２１，２２・・・・・・も計数して
桁上げされていく。このようにして順次桁上げされ、こ
の結果カウンタ２８からパルス信号が出力すると、整数
位決定回路１３はその整数゛８゛を保持するとともに選
択信号を送つて小数位決定回路１１の９進カウンタをク
リアし、かつ入力端１２１を選択して２進カウンタ２１
から到来するパルス信号を９進カウンタで計数する。さ
らに、端子１０へのパルス信号の供給によつてカウンタ
２９に桁上げされると、整数位決定回路１３はその整数
１９″を決定保持するとともに、先に決定されていた下
位桁（カウンタ２８）の整数をクリアしてインヒビツト
する。これと同時に、小数位決定回路１１の９進カウン
タをクリアして上位桁側の入力端１２２を選択してカウ
ンタ２２のパルス信号を９進カウンタで計数する。この
ようにカウンタ２８，２９，・・・・・・から上位桁に
移るたびに９進カウンタはクリアされ上位桁に対応する
入力端を選択して２進カウンタのパルス信号を９進カウ
ンタで計数する。
場合、先ず、小数位決定回路１１は入力端１２たから到
来するパルス信号を９進カウンタで計数する。このとき
同時に２進カウンタ２１，２２・・・・・・も計数して
桁上げされていく。このようにして順次桁上げされ、こ
の結果カウンタ２８からパルス信号が出力すると、整数
位決定回路１３はその整数゛８゛を保持するとともに選
択信号を送つて小数位決定回路１１の９進カウンタをク
リアし、かつ入力端１２１を選択して２進カウンタ２１
から到来するパルス信号を９進カウンタで計数する。さ
らに、端子１０へのパルス信号の供給によつてカウンタ
２９に桁上げされると、整数位決定回路１３はその整数
１９″を決定保持するとともに、先に決定されていた下
位桁（カウンタ２８）の整数をクリアしてインヒビツト
する。これと同時に、小数位決定回路１１の９進カウン
タをクリアして上位桁側の入力端１２２を選択してカウ
ンタ２２のパルス信号を９進カウンタで計数する。この
ようにカウンタ２８，２９，・・・・・・から上位桁に
移るたびに９進カウンタはクリアされ上位桁に対応する
入力端を選択して２進カウンタのパルス信号を９進カウ
ンタで計数する。
そして、端子１０に８１９２個のパルス信号が供給され
ると、第１表から明らかなように２進カウンタ２１３が
オンしその出力側からパルス信号が発生する。
ると、第１表から明らかなように２進カウンタ２１３が
オンしその出力側からパルス信号が発生する。
これによつて、整数位決定回路１３はこのパルス信号を
２進カウンタで計数して整数゛１３”゜を決定保持する
とともに、下位桁の整数６１２゛をクリアしてインヒビ
ツトする。さらに、小数位決定回路１１に選択信号を送
つて９進カウンタをクリアするとともに、２進カウンタ
２６に対応する入力端１２６を選択して２進カウンタ２
６の出力側を９進カウンタに接続する。この結果、２進
カウンタ２６は端子１０に６４個のパルス信号が入るた
びに入力端１２６にパルス信号を送るため、８１９２か
ら１００００に至るまでに２進カウンタ２６から２８個
のパルス信号が発生することになる（（１００００−８
１９２）÷６４−２８・・・・・・）。これを９進カウ
ンタで計数すると、その出力として０３１が得られる。
つまり、小数点以下の対数値は０．３が得られることが
判る。このことから、整数位決定回路１３と小数位決定
回路１１の対数値を加え合せると、１１３．３１が得ら
れる。これとは別に実際に検算した場合、１００００＝
２ｎより、ｎを求めると、１０ｇ１００００−ＮｌＯｇ
２ ｎ＝？キ１３．２８８＋１３．３ １０ｇ２ となる。
２進カウンタで計数して整数゛１３”゜を決定保持する
とともに、下位桁の整数６１２゛をクリアしてインヒビ
ツトする。さらに、小数位決定回路１１に選択信号を送
つて９進カウンタをクリアするとともに、２進カウンタ
２６に対応する入力端１２６を選択して２進カウンタ２
６の出力側を９進カウンタに接続する。この結果、２進
カウンタ２６は端子１０に６４個のパルス信号が入るた
びに入力端１２６にパルス信号を送るため、８１９２か
ら１００００に至るまでに２進カウンタ２６から２８個
のパルス信号が発生することになる（（１００００−８
１９２）÷６４−２８・・・・・・）。これを９進カウ
ンタで計数すると、その出力として０３１が得られる。
つまり、小数点以下の対数値は０．３が得られることが
判る。このことから、整数位決定回路１３と小数位決定
回路１１の対数値を加え合せると、１１３．３１が得ら
れる。これとは別に実際に検算した場合、１００００＝
２ｎより、ｎを求めると、１０ｇ１００００−ＮｌＯｇ
２ ｎ＝？キ１３．２８８＋１３．３ １０ｇ２ となる。
すなわち、第２図に示す装置で得られた対数値は正しい
ことが判る。上記第２表において２ｎ−１／２ｎ−１−
７・Ｏは、ｎ＝７を基準にして考えたが、ｎの値は特に
その値に拘らなくても各対数の関係は比例している。
ことが判る。上記第２表において２ｎ−１／２ｎ−１−
７・Ｏは、ｎ＝７を基準にして考えたが、ｎの値は特に
その値に拘らなくても各対数の関係は比例している。
なお、本発明は上記実施例に限らずその要旨を逸脱しな
い範囲で種々の変形実施が可能であることは勿論である
。以上詳記したように本発明によれば、入力されるパル
スをデイジタル的に対数変換したので、温度の依存性や
ドリフトに無関係に処理することが可能となり、常に正
確に対数値を求めることができる。
い範囲で種々の変形実施が可能であることは勿論である
。以上詳記したように本発明によれば、入力されるパル
スをデイジタル的に対数変換したので、温度の依存性や
ドリフトに無関係に処理することが可能となり、常に正
確に対数値を求めることができる。
また、全体の回路構成を簡素化でき、かつ殆んど論理素
子で構成できることから小形化を図ることが可能となり
、量産性にも好適である。
子で構成できることから小形化を図ることが可能となり
、量産性にも好適である。
第１図は従来装置のプロツク図、第２図は本発明に係る
デイジタル対数変換装置のプロツク図である。 ２１〜２１６・・・・・・２進カウンタ、１１・・・・
・・小数位決定回路、１３・・・・・・整数位決定回路
。
デイジタル対数変換装置のプロツク図である。 ２１〜２１６・・・・・・２進カウンタ、１１・・・・
・・小数位決定回路、１３・・・・・・整数位決定回路
。
Claims (1)
- １ サンプリング信号によつてパルス信号を順次上位桁
にシフトしていく直列接続された複数のカウンタと、こ
れらの複数のカウンタのうち上位に位置する前記複数の
上位桁カウンタと接続され、そのうちの任意のカウンタ
からパルス信号が到来するとそれを計数して整数の対数
値を保持するとともにクリアおよび桁上げ用の選択信号
を出力する整数位決定回路と、下位に位置する前記複数
の下位桁カウンタと接続され、前記選択信号が到来した
ときのみ内蔵する９進カウンタの内容をクリアしかつ上
位桁側に位置する下位桁カウンタを選択してそのカウン
タの出力を９進カウンタに接続し、この９進カウンタの
計数から小数点以下の対数値を得る小数位決定回路とを
具備してなることを特徴とするディジタル対数変換装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9464376A JPS593779B2 (ja) | 1976-08-09 | 1976-08-09 | ディジタル対数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9464376A JPS593779B2 (ja) | 1976-08-09 | 1976-08-09 | ディジタル対数変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5319731A JPS5319731A (en) | 1978-02-23 |
| JPS593779B2 true JPS593779B2 (ja) | 1984-01-26 |
Family
ID=14115932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9464376A Expired JPS593779B2 (ja) | 1976-08-09 | 1976-08-09 | ディジタル対数変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593779B2 (ja) |
-
1976
- 1976-08-09 JP JP9464376A patent/JPS593779B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5319731A (en) | 1978-02-23 |
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