JPS593783B2 - パリテイ計数回路 - Google Patents
パリテイ計数回路Info
- Publication number
- JPS593783B2 JPS593783B2 JP54154186A JP15418679A JPS593783B2 JP S593783 B2 JPS593783 B2 JP S593783B2 JP 54154186 A JP54154186 A JP 54154186A JP 15418679 A JP15418679 A JP 15418679A JP S593783 B2 JPS593783 B2 JP S593783B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- parity
- data
- flip
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明はパリテイ計数回路、とくに高速ディジタル回路
における直列データのパリテイ計数回路に関するもので
ある。
における直列データのパリテイ計数回路に関するもので
ある。
直列データのパリテイの発生、検査に用いられるパリテ
イ計数回路はデータ列にある区間（計数区間）を定めて
その区間内における１の数が奇数か偶数かを検査する。
イ計数回路はデータ列にある区間（計数区間）を定めて
その区間内における１の数が奇数か偶数かを検査する。
これがパリテイ検査である。あるいはある区間すなわち
計数区間をきめこの区間内における１の数を計数しその
数が奇数または偶数になるようにパリテイビットを決定
する。これがパリテイ発生である。このようなパリテイ
の検査あるいは発生のために従来より用いられてきた回
路の具体的な１例を第１図Ａに示しその各部動作波形の
タイミングチャートを第１図Ｂに示す。
計数区間をきめこの区間内における１の数を計数しその
数が奇数または偶数になるようにパリテイビットを決定
する。これがパリテイ発生である。このようなパリテイ
の検査あるいは発生のために従来より用いられてきた回
路の具体的な１例を第１図Ａに示しその各部動作波形の
タイミングチャートを第１図Ｂに示す。
第１図Ａにおいて１はデータ入力端子、２はクロック入
力端子、３はインバータゲート、４は２入力ナンドゲー
ト、５はＤタイプフリップフロップ、６はクリアパルス
入力端子、Ｔは出力端子である。第１図Ｂにおいてａは
クロックパルス、をはデータ、ｃは実際のデータの具体
的な値の例、ｄはクリアパルス、ｅはフリップフロップ
回路５の入力、ｆはその出力波形を示す。この従来の方
式においては１つのパリテイ計数区間を計数し終りつぎ
の区間を計数する場合フリップフロップ回路５の内容を
クリアするためデータの最初の期間Ｄ１においてクリア
信号をフリップフロップ回路５のクリア端子６に入力す
るようにしている。
力端子、３はインバータゲート、４は２入力ナンドゲー
ト、５はＤタイプフリップフロップ、６はクリアパルス
入力端子、Ｔは出力端子である。第１図Ｂにおいてａは
クロックパルス、をはデータ、ｃは実際のデータの具体
的な値の例、ｄはクリアパルス、ｅはフリップフロップ
回路５の入力、ｆはその出力波形を示す。この従来の方
式においては１つのパリテイ計数区間を計数し終りつぎ
の区間を計数する場合フリップフロップ回路５の内容を
クリアするためデータの最初の期間Ｄ１においてクリア
信号をフリップフロップ回路５のクリア端子６に入力す
るようにしている。
この場合フリップフロップ回路５をその素子の限界速度
に近い速さで動作させる場合データをクロックパルスで
読んだ後つぎのクロックパルスが入力するまでにフリッ
プフロップ回路をクリアしなければならないのでソリア
している間に次のクロックパルスが入力されてしまう。
あるいはデータのセットアップがとれない等１ビット以
内のクリア動作が不可能になつてしまう。したがつて従
来の方式においてクリアを行なおうとすれば１ビット以
内にてクリア動作が完了するようパリテイ計数に使用す
る回路は特殊に速度の高い動作に追従できる素子を必要
とする。本発明の目的は特別に高速動作に用いる素子を
必要としないパリテイ計数回路を提供することにある。
に近い速さで動作させる場合データをクロックパルスで
読んだ後つぎのクロックパルスが入力するまでにフリッ
プフロップ回路をクリアしなければならないのでソリア
している間に次のクロックパルスが入力されてしまう。
あるいはデータのセットアップがとれない等１ビット以
内のクリア動作が不可能になつてしまう。したがつて従
来の方式においてクリアを行なおうとすれば１ビット以
内にてクリア動作が完了するようパリテイ計数に使用す
る回路は特殊に速度の高い動作に追従できる素子を必要
とする。本発明の目的は特別に高速動作に用いる素子を
必要としないパリテイ計数回路を提供することにある。
本発明によれば直列データを入力し、該直列データにあ
る゛１’’の数をクロックパルスによりある計数区間計
数し、前記゛１’’の数が奇数であるか偶数であるかを
判定するパリテイ計数回路において、前記計数区間の先
頭に位置する前記直列データにより初期設定を行なうこ
とを特徴とするパリテイ計数回路が提案される。
る゛１’’の数をクロックパルスによりある計数区間計
数し、前記゛１’’の数が奇数であるか偶数であるかを
判定するパリテイ計数回路において、前記計数区間の先
頭に位置する前記直列データにより初期設定を行なうこ
とを特徴とするパリテイ計数回路が提案される。
以下本発明にかかるパリテイ計数回路の実施例について
図面により詳細に説明する。
図面により詳細に説明する。
第２図Ａは本発明にかかる回路の第１の実施例を、第２
図Ｂは第２図Ａの回路の各部波形のタイミングチヤート
を示す。
図Ｂは第２図Ａの回路の各部波形のタイミングチヤート
を示す。
第２図Ａにおいて、１１および１２はそれぞれゼータお
よびクロツク入力端子、１３はインバーターゲート、１
４は３入力ナンドゲート、１５はインバーターゲート、
１６はＤタイプフリツプフロツプ回路、１７は初期設定
パルス入力端子、１８および１９は３入力ナンドゲート
、２０は出力端子である。なお第２図Ｂにおいて１はフ
リツプフロツプ回路１６に印加されるクロツクパルス、
Ｉｉはデータ、１１１はデータの具体的な値の例、ＩＶ
はフリツプフロツプ回路１６のクリアパルス、ｖはフリ
ツプフロツプ回路１６のプリセツトパルス、ＶＩはフリ
ツプフロツプ回路の出力、ＶＩＩは初期設定パルスであ
る。以下第２図Ａ，Ｂに従つてその動作を説明する。第
２図Ａの回路において入力されるデータが１のとき入力
されるクロツクはフリツプフロツブ回路１６において反
転しパリテイを計数する動作が行なわれる。
よびクロツク入力端子、１３はインバーターゲート、１
４は３入力ナンドゲート、１５はインバーターゲート、
１６はＤタイプフリツプフロツプ回路、１７は初期設定
パルス入力端子、１８および１９は３入力ナンドゲート
、２０は出力端子である。なお第２図Ｂにおいて１はフ
リツプフロツプ回路１６に印加されるクロツクパルス、
Ｉｉはデータ、１１１はデータの具体的な値の例、ＩＶ
はフリツプフロツプ回路１６のクリアパルス、ｖはフリ
ツプフロツプ回路１６のプリセツトパルス、ＶＩはフリ
ツプフロツプ回路の出力、ＶＩＩは初期設定パルスであ
る。以下第２図Ａ，Ｂに従つてその動作を説明する。第
２図Ａの回路において入力されるデータが１のとき入力
されるクロツクはフリツプフロツブ回路１６において反
転しパリテイを計数する動作が行なわれる。
この点は第１図Ａの回路と同様である。第２図Ａの回路
が第１図Ａの回路とことなるところはその初期設定回路
として初期設定パルス入力端子１７およびクリア回路１
８およびプリセツト回路１９をそなえることにある。す
なわち第２図Ｂｆ）ｉ［においてＤ１の位置をパリテイ
計数区間の先頭デ一夛とすればこの先頭データの値によ
りフリツプフロツプ回路１６の値を設定する。第２図Ａ
の回路においては先頭データＤ１の値が１のときはプリ
セツトパルスを、先頭データＤ１の値がＯのときにはク
リアパルスが出るようにして初期設定を行なう。第２図
Ａの実施例においては先頭データＤ１がＯであつてクリ
アパルスが発生している場合を示している。なお初期設
定を行なう場合には初期設定パルスを端子１７より印加
することによつてクロツクパルスはフリツプフロツプ回
路１６に送られず歯抜け状態となり回路はクロツク動作
を行なわない。このようにすることによつてプリセツト
あるいはクリアに１ビツト分の時間がとれるので初期設
定に特別の時間を必要としない。初期設定以後はゼータ
１が入力されるたびに出力が反転し１の数を計数する。
第３図Ａは本発明にかかるパリテイ計数回路の第２の実
施例を示す。
が第１図Ａの回路とことなるところはその初期設定回路
として初期設定パルス入力端子１７およびクリア回路１
８およびプリセツト回路１９をそなえることにある。す
なわち第２図Ｂｆ）ｉ［においてＤ１の位置をパリテイ
計数区間の先頭デ一夛とすればこの先頭データの値によ
りフリツプフロツプ回路１６の値を設定する。第２図Ａ
の回路においては先頭データＤ１の値が１のときはプリ
セツトパルスを、先頭データＤ１の値がＯのときにはク
リアパルスが出るようにして初期設定を行なう。第２図
Ａの実施例においては先頭データＤ１がＯであつてクリ
アパルスが発生している場合を示している。なお初期設
定を行なう場合には初期設定パルスを端子１７より印加
することによつてクロツクパルスはフリツプフロツプ回
路１６に送られず歯抜け状態となり回路はクロツク動作
を行なわない。このようにすることによつてプリセツト
あるいはクリアに１ビツト分の時間がとれるので初期設
定に特別の時間を必要としない。初期設定以後はゼータ
１が入力されるたびに出力が反転し１の数を計数する。
第３図Ａは本発明にかかるパリテイ計数回路の第２の実
施例を示す。
第３図Ａの回路の第２図Ａの回路と異なるところはクリ
ア端子を使用せず排他的論理和ゲート２１およびノアゲ
ート２２を用いていることである。第３図Ｂは第３図Ａ
の回路の各部の動作タイミングチヤートでｌはクロツク
パルス ｉｌはデータ、１１１は具体的なデータ値、Ｉ
Ｖは出力、は初期設定パルスを示す。第３図Ａの回路に
おいては初期設定時に（ここでは先頭パルスＤ１の位置
において）のみ１を出すパルスによりその位置でのデー
タの値をそのままフリツプフロツプ回路に読み込み、以
後は現在のデータと１ビツト前までの結果の排他的論理
和を順次とることによりパリテイを計数するものである
。第４図Ａは本発明にかかるパリテイ計数回路の第３の
実施例を示す。
ア端子を使用せず排他的論理和ゲート２１およびノアゲ
ート２２を用いていることである。第３図Ｂは第３図Ａ
の回路の各部の動作タイミングチヤートでｌはクロツク
パルス ｉｌはデータ、１１１は具体的なデータ値、Ｉ
Ｖは出力、は初期設定パルスを示す。第３図Ａの回路に
おいては初期設定時に（ここでは先頭パルスＤ１の位置
において）のみ１を出すパルスによりその位置でのデー
タの値をそのままフリツプフロツプ回路に読み込み、以
後は現在のデータと１ビツト前までの結果の排他的論理
和を順次とることによりパリテイを計数するものである
。第４図Ａは本発明にかかるパリテイ計数回路の第３の
実施例を示す。
第４図Ａの回路の第２図Ａの回路と異なるところはクリ
ア端子を使用せずＪＫフリツプフロツプ回路２４を用い
ていることである。第４図Ｂは第４図Ａの回路の各部の
動作タイミングチヤートでｉはクロツクパルス １ｉは
データ、１１１は具体的なデータ値、Ｉは出力、は初期
設定パルスを示す。第４図Ａの回路において２３は排他
的論理和ゲート、２４はＪ−Ｋ型フリツプフロツプ回路
、２５はインバータゲートである。第４図Ａの回路にお
いては初期設定パルスが先頭データの位置に発生すると
その位置におけるデータはフリツプフロツプ回路２４に
設定されそれ以降は１がくるたびにＪ−Ｋフリツプフロ
ツプが反転してパリテイを計数しうる。以上は本発明に
かかるパリテイ回路のいくつかの実施例を示したにすぎ
ず他にも具体的回路が考えられることは勿論である。
ア端子を使用せずＪＫフリツプフロツプ回路２４を用い
ていることである。第４図Ｂは第４図Ａの回路の各部の
動作タイミングチヤートでｉはクロツクパルス １ｉは
データ、１１１は具体的なデータ値、Ｉは出力、は初期
設定パルスを示す。第４図Ａの回路において２３は排他
的論理和ゲート、２４はＪ−Ｋ型フリツプフロツプ回路
、２５はインバータゲートである。第４図Ａの回路にお
いては初期設定パルスが先頭データの位置に発生すると
その位置におけるデータはフリツプフロツプ回路２４に
設定されそれ以降は１がくるたびにＪ−Ｋフリツプフロ
ツプが反転してパリテイを計数しうる。以上は本発明に
かかるパリテイ回路のいくつかの実施例を示したにすぎ
ず他にも具体的回路が考えられることは勿論である。
またここに示した回路はパリテイ計数部のみを示したも
のでありパリテイ検査回路として使用するためにはパリ
テイビツト（Ｐビツト）まで計数した結果を他のフリッ
プフロツプ回路に移すことにより、またパリテイ発生回
路として使用するにはデータＤｎまで計算した結果をパ
リテイビツト位置に挿入することにより実現できる。以
上詳細に説明したように本発明にかかるパリテイ計数回
路では初期設定に１ビツト以内のクリア動作を必要とせ
ずデータの値自身により初期設定を行なうためにフリツ
プフロツプ回路の限界速度に近い速度で動作させた場合
でも初期設定に特別の時間を必要とせずパリテイ回路に
のみ特別の高速動作素子を用いる必要がない利点を有す
る。
のでありパリテイ検査回路として使用するためにはパリ
テイビツト（Ｐビツト）まで計数した結果を他のフリッ
プフロツプ回路に移すことにより、またパリテイ発生回
路として使用するにはデータＤｎまで計算した結果をパ
リテイビツト位置に挿入することにより実現できる。以
上詳細に説明したように本発明にかかるパリテイ計数回
路では初期設定に１ビツト以内のクリア動作を必要とせ
ずデータの値自身により初期設定を行なうためにフリツ
プフロツプ回路の限界速度に近い速度で動作させた場合
でも初期設定に特別の時間を必要とせずパリテイ回路に
のみ特別の高速動作素子を用いる必要がない利点を有す
る。
第１図Ａ，Ｂは従来のパリテイ計数回路の１例ならびに
その動作タイミングチヤート、第２図Ａ，Ｂは本発明に
かかる第１の実施例ならびにその動作タイミングチヤー
ト、第３図Ａ，Ｂは本発明にかかる第２の実施例ならび
にその動作タイミングチヤート、第４図Ａ，Ｂは本発明
にかかる第３の実施例ならびにその動作タイミングチヤ
ートを示す。 図において１３がインバーターゲート、１４が３入力ナ
ンドゲート、１５がインバータゲート、１６がＤタイプ
フリツプフロツプ回路、１７が初期設定パルス端子、１
８，１９が３入力ナンドゲート、２１が排他的論理和ゲ
ート、２２がノアゲート、２３が排他的論理和ゲート、
２４がＪ−Ｋタイプフリツプフロツプ回路、２５はイン
バータゲートである。
その動作タイミングチヤート、第２図Ａ，Ｂは本発明に
かかる第１の実施例ならびにその動作タイミングチヤー
ト、第３図Ａ，Ｂは本発明にかかる第２の実施例ならび
にその動作タイミングチヤート、第４図Ａ，Ｂは本発明
にかかる第３の実施例ならびにその動作タイミングチヤ
ートを示す。 図において１３がインバーターゲート、１４が３入力ナ
ンドゲート、１５がインバータゲート、１６がＤタイプ
フリツプフロツプ回路、１７が初期設定パルス端子、１
８，１９が３入力ナンドゲート、２１が排他的論理和ゲ
ート、２２がノアゲート、２３が排他的論理和ゲート、
２４がＪ−Ｋタイプフリツプフロツプ回路、２５はイン
バータゲートである。
Claims (1)
- １ 直列データを入力し、該直列データにある“１”の
数をクロックパルスによりある計数区間計数し、前記“
１”の数が奇数であるか偶数であるかを判定するパリテ
イ計数回路において、前記計数区間の先頭に位置する前
記直列データにより初期設定を行なうことを特徴とする
パリテイ計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54154186A JPS593783B2 (ja) | 1979-11-30 | 1979-11-30 | パリテイ計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54154186A JPS593783B2 (ja) | 1979-11-30 | 1979-11-30 | パリテイ計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5679344A JPS5679344A (en) | 1981-06-29 |
| JPS593783B2 true JPS593783B2 (ja) | 1984-01-26 |
Family
ID=15578710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54154186A Expired JPS593783B2 (ja) | 1979-11-30 | 1979-11-30 | パリテイ計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593783B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121721U (ja) * | 1987-12-24 | 1989-08-17 |
-
1979
- 1979-11-30 JP JP54154186A patent/JPS593783B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121721U (ja) * | 1987-12-24 | 1989-08-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5679344A (en) | 1981-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4070630A (en) | Data transfer synchronizing circuit | |
| US4800295A (en) | Retriggerable monostable multivibrator | |
| JP3080341B2 (ja) | データ一致検出回路 | |
| US4786823A (en) | Noise pulse suppressing circuit in digital system | |
| US4160154A (en) | High speed multiple event timer | |
| US4282488A (en) | Noise eliminator circuit | |
| AU5280590A (en) | Self clocking binary information encoder | |
| US3725672A (en) | Method and circuit arrangement for displaying or recording a sequence of binary bits | |
| JPH0614609B2 (ja) | 論理ゲ−ト・アレイ | |
| JPS6244727B2 (ja) | ||
| US4584619A (en) | Programmable servo pattern generator | |
| KR900000703B1 (ko) | 패리티(parity) 검출회로 | |
| JPS605492A (ja) | 半導体メモリ装置のアドレスバツフア回路 | |
| JP3015454B2 (ja) | 同期式カウンタ | |
| SU1755284A1 (ru) | Устройство дл контрол информации | |
| JPH06213968A (ja) | 波形発生装置 | |
| SU972490A1 (ru) | Устройство дл ввода информации | |
| JPS6339938B2 (ja) | ||
| JPS6058716A (ja) | 位相比較装置 | |
| JPH054052U (ja) | Ｉｃ試験装置の波形制御回路 | |
| JPS601644B2 (ja) | タイミングパルス発生回路 | |
| JPH0331395B2 (ja) | ||
| JPH0645914A (ja) | アップダウンカウンタ | |
| JPH0568749B2 (ja) | ||
| JPH04135309A (ja) | 単安定マルチバイブレータ回路 |