JPH0645914A - アップダウンカウンタ - Google Patents
アップダウンカウンタInfo
- Publication number
- JPH0645914A JPH0645914A JP4194112A JP19411292A JPH0645914A JP H0645914 A JPH0645914 A JP H0645914A JP 4194112 A JP4194112 A JP 4194112A JP 19411292 A JP19411292 A JP 19411292A JP H0645914 A JPH0645914 A JP H0645914A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- pulse
- overlap
- input
- down counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 アップクロックとダウンクロックが非同期に
入力され、クロックパルスが重なっても正常にカウント
を行うアップダウンカウンタを提供する。 【構成】 従来のアップダウンカウンタのアップクロッ
ク入力とダウンクロック入力に対し、パルス重なり検出
回路２８を付加したものであり、それぞれのクロックを
システムクロック８の１周期分のパルス幅に変換する微
分回路と、それぞれの微分パルスの重なりを検出するゲ
ート２５と、このゲート２５の出力によりカウントパル
スの発生を制御するゲート２６、２７により構成され
る。
入力され、クロックパルスが重なっても正常にカウント
を行うアップダウンカウンタを提供する。 【構成】 従来のアップダウンカウンタのアップクロッ
ク入力とダウンクロック入力に対し、パルス重なり検出
回路２８を付加したものであり、それぞれのクロックを
システムクロック８の１周期分のパルス幅に変換する微
分回路と、それぞれの微分パルスの重なりを検出するゲ
ート２５と、このゲート２５の出力によりカウントパル
スの発生を制御するゲート２６、２７により構成され
る。
Description
【０００１】
【産業上の利用分野】本発明はアップダウンカウンタに
関する。
関する。
【０００２】
【従来の技術】代表的なアップダウンカウンタとして７
４１９３の回路図を図３に、その動作を表すタイミング
チャートを図４に示す。
４１９３の回路図を図３に、その動作を表すタイミング
チャートを図４に示す。
【０００３】ロードパルス３７の入力により、カウント
出力３９〜４２を１０進数に変換したカウント値はデー
タ入力３３〜３６の設定値と等しい１３になる。次にア
ップクロック３１の入力によりカウントアップし、さら
にダウンクロック３２の入力によりカウントダウンす
る。ここで、一方のクロックパルス入力中（即ち、Ｌレ
ベル期間）は地方のクロックパルスの入力を禁止（即
ち、Ｌレベルに）する必要がある。
出力３９〜４２を１０進数に変換したカウント値はデー
タ入力３３〜３６の設定値と等しい１３になる。次にア
ップクロック３１の入力によりカウントアップし、さら
にダウンクロック３２の入力によりカウントダウンす
る。ここで、一方のクロックパルス入力中（即ち、Ｌレ
ベル期間）は地方のクロックパルスの入力を禁止（即
ち、Ｌレベルに）する必要がある。
【０００４】
【発明が解決しようとする課題】しかし、前記アップク
ロック３１とダウンクロック３２とを非同期に入力した
い場合、それぞれのクロックのＬレベルが重なる場合が
存在する。期待するカウント値は増減無しであるが、図
４に示す様に前記アップクロック３１よりも前記ダウン
クロック３２の立上りが遅い場合はカウントダウンして
しまい、カウントエラーが発生する。
ロック３１とダウンクロック３２とを非同期に入力した
い場合、それぞれのクロックのＬレベルが重なる場合が
存在する。期待するカウント値は増減無しであるが、図
４に示す様に前記アップクロック３１よりも前記ダウン
クロック３２の立上りが遅い場合はカウントダウンして
しまい、カウントエラーが発生する。
【０００５】そこで、本発明はこのような問題点を解決
するもので、その目的とするところは、アップクロック
とダウンクロックが非同期に入力される場合に、正常に
カウントを行うアップダウンカウンタを提供することに
ある。
するもので、その目的とするところは、アップクロック
とダウンクロックが非同期に入力される場合に、正常に
カウントを行うアップダウンカウンタを提供することに
ある。
【０００６】
【課題を解決するための手段】本発明のアップダウンカ
ウンタは、アップクロックとダウンクロックの入力によ
り、それぞれカウントアップ及びカウントダウンを行う
アップダウンカウンタにおいて、前記アップクロック及
びダウンクロックのパルスの重なりを検出し、カウント
エラーを防止するパルス重なり検出回路を備えたことを
特徴とする。
ウンタは、アップクロックとダウンクロックの入力によ
り、それぞれカウントアップ及びカウントダウンを行う
アップダウンカウンタにおいて、前記アップクロック及
びダウンクロックのパルスの重なりを検出し、カウント
エラーを防止するパルス重なり検出回路を備えたことを
特徴とする。
【０００７】また、アップクロックとダウンクロックの
パルス幅をそれぞれシステムクロック幅に変換し、これ
らのパルスが重なる場合はカウントを停止させるパルス
重なり検出回路を備えたことを特徴とする。
パルス幅をそれぞれシステムクロック幅に変換し、これ
らのパルスが重なる場合はカウントを停止させるパルス
重なり検出回路を備えたことを特徴とする。
【０００８】
【実施例】以下、本発明について実地例に基づき詳細に
説明する。
説明する。
【０００９】図１は本発明のアップダウンカウンタを示
す回路図、図２は図１の動作を示すタイミングチャート
である。
す回路図、図２は図１の動作を示すタイミングチャート
である。
【００１０】回路構成は従来のアップダウンカウンタ７
４１９３に対し、パルス重なり検出回路２８を付加した
ものであり、アップクロック１とダウンクロック２はそ
れぞれフリッププロップ２１、２２とゲート２３、２４
から成る微分回路によりパルス幅がシステムクロック８
の１周期分に変換され、ＵＰ１及びＤＮ１となる。さら
に、ゲート２６、２７を通過すると、前記システムクロ
ック８の半周期分にパルス幅が変換され、ＵＰ２及びＤ
Ｎ２となり、従来のカウンタ部分にアップクロック及び
ダウンクロックとして入力される。
４１９３に対し、パルス重なり検出回路２８を付加した
ものであり、アップクロック１とダウンクロック２はそ
れぞれフリッププロップ２１、２２とゲート２３、２４
から成る微分回路によりパルス幅がシステムクロック８
の１周期分に変換され、ＵＰ１及びＤＮ１となる。さら
に、ゲート２６、２７を通過すると、前記システムクロ
ック８の半周期分にパルス幅が変換され、ＵＰ２及びＤ
Ｎ２となり、従来のカウンタ部分にアップクロック及び
ダウンクロックとして入力される。
【００１１】最初に、クリアパルス１４を入力するとカ
ウント値は０となる。次に、前記アップクロック１とダ
ウンクロック２のパルス（即ち、Ｌレベル）が重ならな
い場合は従来と同様に動作する。即ち、前記アップクロ
ック１の入力により０→１→２→３→４とカウントアッ
プし、次に、前記ダウンクロック２の入力により４→３
→２→１→０とカウントダウンする。
ウント値は０となる。次に、前記アップクロック１とダ
ウンクロック２のパルス（即ち、Ｌレベル）が重ならな
い場合は従来と同様に動作する。即ち、前記アップクロ
ック１の入力により０→１→２→３→４とカウントアッ
プし、次に、前記ダウンクロック２の入力により４→３
→２→１→０とカウントダウンする。
【００１２】また、前記アップクロック１と、ダウンク
ロック２のＬレベルが重なり、立上りが異なる場合、微
分後のクロックＵＰ１とＤＮ１ではパルスの重なりが解
消され、カウントアップとカウントダウンを１回ずつ行
うため、正常にカウントされる。
ロック２のＬレベルが重なり、立上りが異なる場合、微
分後のクロックＵＰ１とＤＮ１ではパルスの重なりが解
消され、カウントアップとカウントダウンを１回ずつ行
うため、正常にカウントされる。
【００１３】次に、前記アップクロック１とダウンクロ
ック２のＬレベルが重なり、立上りが同時の場合、ＵＰ
１とＤＮ１のパルスが重なり、ゲート２５の出力１ＮＨ
がＨレベルとなる。従って、ゲート２６、２７が閉じ、
ＵＰ２とＤＮ２にはパルスが発生しないため、カウント
は停止したままとなる。
ック２のＬレベルが重なり、立上りが同時の場合、ＵＰ
１とＤＮ１のパルスが重なり、ゲート２５の出力１ＮＨ
がＨレベルとなる。従って、ゲート２６、２７が閉じ、
ＵＰ２とＤＮ２にはパルスが発生しないため、カウント
は停止したままとなる。
【００１４】
【発明の効果】本発明は以上説明したとおり、アップク
ロックとダウンクロックを非同期に入力した場合、それ
ぞれのクロックパルスに重なりが生じる場合が存在する
が、正常にアップ／ダウンのカウントが行える。また、
クロックの微分回路を設けたことにより、どのようなパ
ルス幅のクロックに対しても正常に動作する。
ロックとダウンクロックを非同期に入力した場合、それ
ぞれのクロックパルスに重なりが生じる場合が存在する
が、正常にアップ／ダウンのカウントが行える。また、
クロックの微分回路を設けたことにより、どのようなパ
ルス幅のクロックに対しても正常に動作する。
【００１５】本発明の具体的な応用例としては、メモリ
ーにデータを書込みながら非同期に読出す場合のアドレ
スカウンタに有効である。
ーにデータを書込みながら非同期に読出す場合のアドレ
スカウンタに有効である。
【図１】本発明のアップダウンカウンタを示す回路図。
【図２】図１の動作を示すタイミングチャート。
【図３】従来のアップダウンカウンタを示す回路図。
【図４】図３の動作を示すタイミングチャート。
１ アップクロック ２ ダウンクロック ８ システムクロック ９〜１２ データ入力 １３ ロードパルス １４ クリアパルス １５〜１８ カウント出力 １９ キャリー出力 ２０ ボロー出力 ２１、２２ フリップフロッフ ２３〜２７ ゲート ２８ パルス重なり検出回路
Claims (2)
- 【請求項１】 アップクロックとダウンクロックの入力
により、それぞれカウントアップ及びカウントダウンを
行うアップダウンカウンタにおいて、前記アップクロッ
ク及び、ダウンクロックのパルスの重なりを検出し、カ
ウントエラーを防止するパルス重なり検出回路を備えた
ことを特徴とするアップダウンカウンタ。 - 【請求項２】 アップクロックとダウンクロックのパル
ス幅をそれぞれシステムクロック幅に変換し、これらの
パルスが重なる場合はカウントを停止させるパルス重な
り検出回路を備えたことを特徴とする請求項１記載のア
ップダウンカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194112A JPH0645914A (ja) | 1992-07-21 | 1992-07-21 | アップダウンカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194112A JPH0645914A (ja) | 1992-07-21 | 1992-07-21 | アップダウンカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645914A true JPH0645914A (ja) | 1994-02-18 |
Family
ID=16319123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4194112A Pending JPH0645914A (ja) | 1992-07-21 | 1992-07-21 | アップダウンカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455733B1 (ko) * | 1997-11-15 | 2004-12-17 | 주식회사 하이닉스반도체 | 펄스폭 분할주기 검출회로 |
-
1992
- 1992-07-21 JP JP4194112A patent/JPH0645914A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455733B1 (ko) * | 1997-11-15 | 2004-12-17 | 주식회사 하이닉스반도체 | 펄스폭 분할주기 검출회로 |
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