JPH0331395B2 - - Google Patents
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- Publication number
- JPH0331395B2 JPH0331395B2 JP59053276A JP5327684A JPH0331395B2 JP H0331395 B2 JPH0331395 B2 JP H0331395B2 JP 59053276 A JP59053276 A JP 59053276A JP 5327684 A JP5327684 A JP 5327684A JP H0331395 B2 JPH0331395 B2 JP H0331395B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signals
- pulse width
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はパルス幅弁別殊に正規幅のパルスのみ
を通過させるパルス幅弁別回路に関する。
を通過させるパルス幅弁別回路に関する。
各種の幅を有するパルス信号はデジタル回路に
於いてはもちろんアナログ回路に於いても例え
ば、目的とするトーン信号を抽出するフイルタの
出力等にて取扱うことが多く、このパルス幅の長
短に情報をもたせ通信の手段として或は各種波形
の解析手段として用いることがある。
於いてはもちろんアナログ回路に於いても例え
ば、目的とするトーン信号を抽出するフイルタの
出力等にて取扱うことが多く、このパルス幅の長
短に情報をもたせ通信の手段として或は各種波形
の解析手段として用いることがある。
この場合パルス幅を正確に伝達或は復元する手
段が必要であり、例えば混入する雑音等によつて
これらパルス幅に変化を生ずると各種装置が誤動
作したり或は機能が劣化したり正常なる動作をし
なくなる。
段が必要であり、例えば混入する雑音等によつて
これらパルス幅に変化を生ずると各種装置が誤動
作したり或は機能が劣化したり正常なる動作をし
なくなる。
そこで従来からこのような各種装置には所定の
位置にパルス幅弁別回路を設け規格に合致するパ
ルスのみを抽出して次段回路に入力することが行
なわれている。
位置にパルス幅弁別回路を設け規格に合致するパ
ルスのみを抽出して次段回路に入力することが行
なわれている。
従来のパルス幅弁別回路としては、信号のパル
ス幅が規格より狭いか又は広いかの２種類の弁別
を順次行つて最終的にそのいずれもない正規のパ
ルス幅をもつた信号のみを識別する方法が一般的
であるが、特に混入するパルス性雑音の如く規格
幅より短いものは極めて多く存在するからこれら
を除去するための弁別回路は不可欠のものであつ
て、これは第１図ａに示すようなものが一般的で
あつた。
ス幅が規格より狭いか又は広いかの２種類の弁別
を順次行つて最終的にそのいずれもない正規のパ
ルス幅をもつた信号のみを識別する方法が一般的
であるが、特に混入するパルス性雑音の如く規格
幅より短いものは極めて多く存在するからこれら
を除去するための弁別回路は不可欠のものであつ
て、これは第１図ａに示すようなものが一般的で
あつた。
これは入力信号とTdなる遅延時間をもつた遅
延線D1を通した信号との否定論理積NANDをそ
の出力信号として得るものであつて、その動作は
同図ｂに示す如く入力信号パルスと遅延した信号
パルスが共にNAND回路に入力する時間のみそ
の出力３に負信号を得るようにしたものであり、
これにより遅延時間Tdより短い雑音等のパルス
を除去することができる。これは所謂狭パルス幅
弁別回路である。
延線D1を通した信号との否定論理積NANDをそ
の出力信号として得るものであつて、その動作は
同図ｂに示す如く入力信号パルスと遅延した信号
パルスが共にNAND回路に入力する時間のみそ
の出力３に負信号を得るようにしたものであり、
これにより遅延時間Tdより短い雑音等のパルス
を除去することができる。これは所謂狭パルス幅
弁別回路である。
しかしながら上述の如き従来の弁別方法によれ
ば上記説明で明らかな如く本来の信号パルス幅が
遅延時間の２倍だけ短縮されてしまう欠点があ
り、同様の方法で広パルス弁別回路を構成してこ
れらを縦列接続すれば更に短縮されることにな
り、例え前記遅延時間が極めて短いものであつた
としても正確な信号を伝達する際の妨げとなると
云う欠点があつた。更には、上述の如く、狭弁別
と広弁別とを別々に直列に識別することは識別時
間の延長をきたすのみならず回路が複雑になる欠
点をも併せもつものであつた。
ば上記説明で明らかな如く本来の信号パルス幅が
遅延時間の２倍だけ短縮されてしまう欠点があ
り、同様の方法で広パルス弁別回路を構成してこ
れらを縦列接続すれば更に短縮されることにな
り、例え前記遅延時間が極めて短いものであつた
としても正確な信号を伝達する際の妨げとなると
云う欠点があつた。更には、上述の如く、狭弁別
と広弁別とを別々に直列に識別することは識別時
間の延長をきたすのみならず回路が複雑になる欠
点をも併せもつものであつた。
本発明は上述の如き従来のパルス幅弁別回路に
於ける欠点を除去するためになされたものであつ
て、弁別せんとするパルス幅規格値がTwsとす
る場合、入力信号に２つの異る遅延時間Td1及び
Td2をもたせると共に、これら遅延時間とパルス
幅の関係をTd1＞Tws＞Td2とすることによつ
て、上述の３つの信号即ち遅延を受けない信号S1
とTd1及びTd2の遅延を受けた信号S2，S3の３つ
の信号の時間関係に於いて、信号S1とS3又S2とS3
が共に存在するがこれら３つの信号が共に存在し
ないようになすと共にこれらの論理積出力を組合
せて上記時間関係以外のパルス幅をもつ信号を除
去せしめるようにしたパルス幅弁別回路を提供す
ることを目的とする。
於ける欠点を除去するためになされたものであつ
て、弁別せんとするパルス幅規格値がTwsとす
る場合、入力信号に２つの異る遅延時間Td1及び
Td2をもたせると共に、これら遅延時間とパルス
幅の関係をTd1＞Tws＞Td2とすることによつ
て、上述の３つの信号即ち遅延を受けない信号S1
とTd1及びTd2の遅延を受けた信号S2，S3の３つ
の信号の時間関係に於いて、信号S1とS3又S2とS3
が共に存在するがこれら３つの信号が共に存在し
ないようになすと共にこれらの論理積出力を組合
せて上記時間関係以外のパルス幅をもつ信号を除
去せしめるようにしたパルス幅弁別回路を提供す
ることを目的とする。
以下本発明を図示した実施例に基づいて詳細に
説明する。
説明する。
第２図は本発明の一実施例を示す回路図であ
る。
る。
同図に於いて４は入力端５から出力端６間の遅
延時間がTd1なる遅延線路であつて中間出力端７
には遅延時間Td2を得るものでありこれら２つの
遅延時間Td1及びTd2の関係を弁別せんとするパ
ルス幅をTwsとするときTd1＞Tws＞Td1−Td2
なる如く定める。斯かる遅延線路に弁別する信号
S1を入力して得る出力端６の出力信号S2及び中間
出力端７に出力する信号S3計３つの信号のうち先
づ信号S1とS2をNAND１にてこれらの否定論理
積出力をとりこれをフリツプ・フロツプ回路FF
１のセツト入力端Set1に又リセツト入力端R1、
には信号S2を夫々入力して該FF１の出力を３
入力否定論理積回路NAND２の一入力端に又他
の２入力端にはS2及びS3を入力する。
延時間がTd1なる遅延線路であつて中間出力端７
には遅延時間Td2を得るものでありこれら２つの
遅延時間Td1及びTd2の関係を弁別せんとするパ
ルス幅をTwsとするときTd1＞Tws＞Td1−Td2
なる如く定める。斯かる遅延線路に弁別する信号
S1を入力して得る出力端６の出力信号S2及び中間
出力端７に出力する信号S3計３つの信号のうち先
づ信号S1とS2をNAND１にてこれらの否定論理
積出力をとりこれをフリツプ・フロツプ回路FF
１のセツト入力端Set1に又リセツト入力端R1、
には信号S2を夫々入力して該FF１の出力を３
入力否定論理積回路NAND２の一入力端に又他
の２入力端にはS2及びS3を入力する。
更に該NAND２の出力をセツト入力端Set2に
又リセツト入力端R2には信号S2を入力とするフ
リツプ・フロツプFF２のＱ出力を次の第３の否
定論理積回路NAND３の一入力端に入力すると
共にその他方入力端に信号S2を入力して得る出力
をインバータINVにて極性反転して目的の信号
を得る如く構成したものである。
又リセツト入力端R2には信号S2を入力とするフ
リツプ・フロツプFF２のＱ出力を次の第３の否
定論理積回路NAND３の一入力端に入力すると
共にその他方入力端に信号S2を入力して得る出力
をインバータINVにて極性反転して目的の信号
を得る如く構成したものである。
斯くのように接続したパルス幅弁別回路は種々
のパルス幅を有する信号に対して以下の如く作動
する。
のパルス幅を有する信号に対して以下の如く作動
する。
即ち第３図ａ，ｂ及びｃは夫々パルス幅の異る
信号に対する上述の弁別回路の動作を説明するタ
イムチヤート図であつて、先ず同図ａにて入力信
号のパルス幅が規格値より狭い場合を説明する。
信号に対する上述の弁別回路の動作を説明するタ
イムチヤート図であつて、先ず同図ａにて入力信
号のパルス幅が規格値より狭い場合を説明する。
前記第２図と第３図ａとに於いて、入力信号の
パルス幅をTw1とし前記遅延時間Td2及びTd3と
の関係がTw1＜Td1−Td2なる場合、前記NAND
１の２入力は同時に“Ｈ”となることがなく第３
図ニの如くその出力には何等変化が現れない、従
つて後段に接続したNAND２の出力即ちFF２の
Set2の端子は“Ｌ”のままでありこれらの他の入
力に信号が入力してもその出力にはこれが伝達し
ない。
パルス幅をTw1とし前記遅延時間Td2及びTd3と
の関係がTw1＜Td1−Td2なる場合、前記NAND
１の２入力は同時に“Ｈ”となることがなく第３
図ニの如くその出力には何等変化が現れない、従
つて後段に接続したNAND２の出力即ちFF２の
Set2の端子は“Ｌ”のままでありこれらの他の入
力に信号が入力してもその出力にはこれが伝達し
ない。
故に同様にANAD３及びINV１の出力９に信
号が伝わらず、上述の関係にあるような規格値よ
り狭いパルス幅の信号を除去できる。
号が伝わらず、上述の関係にあるような規格値よ
り狭いパルス幅の信号を除去できる。
次に入力信号のパルス幅が規格値よりも広くこ
のパルス幅Tw2と前記遅延時間Td2及びTd3との
関係がTw2＞Td1とすると、NAND１の２入力
端５及び６は時間t2からt3の間同時に“Ｈ”とな
りその出力Set1を“Ｌ”にし、これによつてFF1
の1出力端はパルス幅時間Tw2即ち該FF１のリ
セツト端R1が“Ｈ”になるまでの間“Ｌ”とな
るからこれを入力とするNAND２の出力端は
“Ｌ”となり得ず従つて最終出力端９に信号が現
れない、即ち規格値より広いパルス幅をもつ信号
を除去できることになる。
のパルス幅Tw2と前記遅延時間Td2及びTd3との
関係がTw2＞Td1とすると、NAND１の２入力
端５及び６は時間t2からt3の間同時に“Ｈ”とな
りその出力Set1を“Ｌ”にし、これによつてFF1
の1出力端はパルス幅時間Tw2即ち該FF１のリ
セツト端R1が“Ｈ”になるまでの間“Ｌ”とな
るからこれを入力とするNAND２の出力端は
“Ｌ”となり得ず従つて最終出力端９に信号が現
れない、即ち規格値より広いパルス幅をもつ信号
を除去できることになる。
次に正規のパルス幅をもつ信号に対する動作の
説明をする。先づ、正規のパルス幅Twsと前記
遅延時間Td1及びTd2との関係はTd2＞Tws＞
Td1−Td2とすると、第３図ｃの如く３つの信号
S1，S2及S3が共に重つて存在することがなく、か
つS1とS2及びS2とS3とが重なる時間が存在し、し
かもS1とS3とが重ることはない。従つてNAND
１の２つの入力はどちらか一入が必ず“Ｌ”とな
りその出力は常に“Ｈ”であり次段のFF１はセ
ツト状態にならないからその出力は“Ｈ”のまま
変化しない。一方次段NAND２の他の２入力端
にはTd2及びTd3だけ遅延した２つの信号が入力
しこれは信号S2が立ち上がる時間t4から信号S3が
終止する時間t5まで重なるから前記NAND２の
３入力ともに“Ｈ”となりその出力がその間（t4
〜t5）“Ｌ”となる、従つてこれをセツト入力と
するFF２はそのQ2出力に“Ｈ”レベルを生じこ
れは信号S2が終止する時間t6まで継続する。更に
この信号と信号S2とを入力とするNAND３の出
力には上述のQ2端出力と同一の“Ｌ”レベルパ
ルスを生じこれをインバータINVにて極性反転
して得る出力はこれと同一の“Ｈ”レベルパルス
となり出力端９に現れる。このようにして得た信
号パルスは遅延時間Td2をもつた信号S2の立ち上
り時間t4と立ち下がり時間t6によつて生じたもの
であるから弁別せんとした入力パルス信号の同一
のパルス幅をもつたものである。
説明をする。先づ、正規のパルス幅Twsと前記
遅延時間Td1及びTd2との関係はTd2＞Tws＞
Td1−Td2とすると、第３図ｃの如く３つの信号
S1，S2及S3が共に重つて存在することがなく、か
つS1とS2及びS2とS3とが重なる時間が存在し、し
かもS1とS3とが重ることはない。従つてNAND
１の２つの入力はどちらか一入が必ず“Ｌ”とな
りその出力は常に“Ｈ”であり次段のFF１はセ
ツト状態にならないからその出力は“Ｈ”のまま
変化しない。一方次段NAND２の他の２入力端
にはTd2及びTd3だけ遅延した２つの信号が入力
しこれは信号S2が立ち上がる時間t4から信号S3が
終止する時間t5まで重なるから前記NAND２の
３入力ともに“Ｈ”となりその出力がその間（t4
〜t5）“Ｌ”となる、従つてこれをセツト入力と
するFF２はそのQ2出力に“Ｈ”レベルを生じこ
れは信号S2が終止する時間t6まで継続する。更に
この信号と信号S2とを入力とするNAND３の出
力には上述のQ2端出力と同一の“Ｌ”レベルパ
ルスを生じこれをインバータINVにて極性反転
して得る出力はこれと同一の“Ｈ”レベルパルス
となり出力端９に現れる。このようにして得た信
号パルスは遅延時間Td2をもつた信号S2の立ち上
り時間t4と立ち下がり時間t6によつて生じたもの
であるから弁別せんとした入力パルス信号の同一
のパルス幅をもつたものである。
以上の説明から明らかな如く、上述の如く構成
は弁別回路の２つの遅延時間Td2，Td3及び規格
のパルス幅Twsとの関係を所要のものとするこ
とにより該規格パルス幅より広いもの又は短いも
のを除去し正規の信号のみを弁別することができ
る。
は弁別回路の２つの遅延時間Td2，Td3及び規格
のパルス幅Twsとの関係を所要のものとするこ
とにより該規格パルス幅より広いもの又は短いも
のを除去し正規の信号のみを弁別することができ
る。
尚、上述の実施例に於ける遅延回路は一つの遅
延線の遅延時間の異る２つの点から信号S2及びS3
を導出したが、本発明は何等これに限定する必然
性はなく例えば別個の２つの遅延回路を用いても
よく、又遅延回路として近年多用されているLSI
にて構成した遅延素子バケツト・ブリケード・デ
バイス（Ｂ・Ｂ・Ｄ）或はシフト・レジスターを
用いてクロツク信号にて駆動するもの等に置き換
えてもよく、これは本発明を応用する装置の他の
部分にクロツク信号或はCPU等を用いる場合に
特に便利である。
延線の遅延時間の異る２つの点から信号S2及びS3
を導出したが、本発明は何等これに限定する必然
性はなく例えば別個の２つの遅延回路を用いても
よく、又遅延回路として近年多用されているLSI
にて構成した遅延素子バケツト・ブリケード・デ
バイス（Ｂ・Ｂ・Ｄ）或はシフト・レジスターを
用いてクロツク信号にて駆動するもの等に置き換
えてもよく、これは本発明を応用する装置の他の
部分にクロツク信号或はCPU等を用いる場合に
特に便利である。
又回路構成は上述の論理を満すものであればど
のようなものでもよく上記実施例に限定されるも
のではない。
のようなものでもよく上記実施例に限定されるも
のではない。
本発明は以上説明したように、規格パルス幅と
２つの長短の遅延時間の関係を所要のものに設定
しこれらを介して得る３つの信号を組合せその論
理積をとることによつて規格幅以外の信号を除去
するものであるから信号のパルス幅を何等変更す
ることなく弁別できパルスを扱う装置の信頼性を
高めるうえで極めて効果がある。
２つの長短の遅延時間の関係を所要のものに設定
しこれらを介して得る３つの信号を組合せその論
理積をとることによつて規格幅以外の信号を除去
するものであるから信号のパルス幅を何等変更す
ることなく弁別できパルスを扱う装置の信頼性を
高めるうえで極めて効果がある。
第１図ａは従来の狭パルス弁別回路、ｂはその
動作を説明するタイムチヤート図、第２図は本発
明の一実施例を示す回路図、第３図ａ，ｂ及びｃ
はその動作を説明するタイム・チヤート図であ
る。 D1……遅延回路、NAND，NAND1，NAND2
及びNAND3……否定論理積回路、Ｆ・Ｆ１及び
Ｆ・Ｆ２……プリツプ・プロツプ回路、INV…
…インバータ、４……遅延線、Td1及びTd2……
遅延時間、Tw1，Tw2，Tws……パルス幅時間。
動作を説明するタイムチヤート図、第２図は本発
明の一実施例を示す回路図、第３図ａ，ｂ及びｃ
はその動作を説明するタイム・チヤート図であ
る。 D1……遅延回路、NAND，NAND1，NAND2
及びNAND3……否定論理積回路、Ｆ・Ｆ１及び
Ｆ・Ｆ２……プリツプ・プロツプ回路、INV…
…インバータ、４……遅延線、Td1及びTd2……
遅延時間、Tw1，Tw2，Tws……パルス幅時間。
Claims (1)
- 【特許請求の範囲】 １ 所定のパルス幅Twsの信号Ｓ１と該信号を
時間Td１及びTd２遅延させた信号Ｓ２及びＳ３
との３つの信号を得、上記パルス幅Tws遅延時
間Td１及びTd２の関係をTd１＞Tws＞Td１−
Td２とすると共に、上記信号Ｓ２とＳ１との論
理積信号及び前記信号Ｓ２とによつて第一のパル
ス信号を得、該第一のパルス信号と前記信号Ｓ２
及びＳ３三者の論理積信号と前記信号Ｓ２とによ
つて得た第二のパルス信号と前記信号Ｓ２との論
理積信号を作出することによつて、所望幅のパル
ス信号以外の信号を除去したことを特徴とするパ
スル幅弁別回路。 ２ 前記３つの信号のうち、信号Ｓ１とＳ２とを
第１のNANDゲートの入力となしその出力を第
１のフリツプ・フロツプ回路のセツト入力端に又
該フリツプ・フロツプ回路のリセツト端に信号Ｓ
２を入力しそのＱ出力と信号Ｓ２及びＳ３の３つ
の信号を入力とする第２のNANDゲートの出力
を第２のフリツプ・フロツプのセツト端に入力し
又該フリツプ・フロツプのリセツト端に前記信号
Ｓ２を入力した該フリツプ・フロツプのＱ出力と
信号Ｓ２との２信号を入力とする第３のNAND
ゲートの出力をインバータにて極性反転して信号
を得るようにしたことを特徴とする特許請求の範
囲第１項記載のパルス幅弁別回路。 ３ 前記２つの遅延時間Td１及びTd２を与える
遅延回路が一つの遅延回路であつて、その中間出
力を一方の信号としたことを特徴とする特許請求
の範囲１又は２記載のパルス幅弁別回路。 ４ 前記遅延回路がシフトレジスタ又はバケツ
ト・ブリゲード・デバイス（Ｂ・Ｂ・Ｄ）である
ことを特徴とする特許請求の範囲１、２又は３記
載のパルス幅弁別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327684A JPS60196682A (ja) | 1984-03-19 | 1984-03-19 | パルス幅弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327684A JPS60196682A (ja) | 1984-03-19 | 1984-03-19 | パルス幅弁別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60196682A JPS60196682A (ja) | 1985-10-05 |
| JPH0331395B2 true JPH0331395B2 (ja) | 1991-05-02 |
Family
ID=12938210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327684A Granted JPS60196682A (ja) | 1984-03-19 | 1984-03-19 | パルス幅弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60196682A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51128577A (en) * | 1975-04-30 | 1976-11-09 | Nec Corp | Pulse width compare circuit |
-
1984
- 1984-03-19 JP JP5327684A patent/JPS60196682A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60196682A (ja) | 1985-10-05 |
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