JPS593787A - 相補型ｍｉｓメモリ - Google Patents
相補型ｍｉｓメモリInfo
- Publication number
- JPS593787A JPS593787A JP57111539A JP11153982A JPS593787A JP S593787 A JPS593787 A JP S593787A JP 57111539 A JP57111539 A JP 57111539A JP 11153982 A JP11153982 A JP 11153982A JP S593787 A JPS593787 A JP S593787A
- Authority
- JP
- Japan
- Prior art keywords
- mis
- memory
- complementary
- input
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、相補型ＭＩＳメモリに関し、特に、静止時の
チップセレクト信号入力部に於ける消費電力を削減する
ようにした相補型ＭＩＳメモリに関する。
チップセレクト信号入力部に於ける消費電力を削減する
ようにした相補型ＭＩＳメモリに関する。
（２）従来技術と問題点
一般に、相補型ＭＩＳメモリにおいては、静止時におい
ても、より消費電力を削減することが望まれている。従
来形の相補型ＭＩＳメモリにおいては、メモリ全体を静
止状態に制御するための外部信号面（チップセレクト信
号）を第１図に示すようなダート回路に入力して得られ
る内部制御信号ＣＡＢにより第２図に示すように他の入
力信号Ｘ１の初段インバータダートを制御することによ
り、ＤＣ的な電流経路を無くする方法がとられている。
ても、より消費電力を削減することが望まれている。従
来形の相補型ＭＩＳメモリにおいては、メモリ全体を静
止状態に制御するための外部信号面（チップセレクト信
号）を第１図に示すようなダート回路に入力して得られ
る内部制御信号ＣＡＢにより第２図に示すように他の入
力信号Ｘ１の初段インバータダートを制御することによ
り、ＤＣ的な電流経路を無くする方法がとられている。
第１図のダート回路は、２段の相補型ＭＩＳインバータ
ＩＮＶ、 ＋ ＩＮｖ２から構成される。第２図のイン
バータダートは、入力信号Ｘ１ が入力される相補型
ＭＩＳインバータＩＮＶ３、電源ｖｃｃとインバータＩ
ＮＶ３の間に挿入されるＰチャンネルＭＩＳ ）ランジ
スタＱ３、および、インバータＩ ＮＶ３と接地の間に
挿入されるＮチャンネルＭＩＳ）ランノスタＱ４から構
成される装 前記の相補型ＭＩＳメモリにおいては、メモリの動作時
には外部信号０としてＬレベルの信号が入力される。こ
の場合、内部制御信号ＣＢＳとしてＯｖの信号が出力さ
れ第２図の入カインパータｒ−トのＭＩＳ）ランジスタ
Ｑ３およびＱ４のケ゛−トに入力される。従って、ＭＩ
ＳトランジスタＱｌはオンしＱ２はオフするため、第２
図のインバータダートは入力信号Ｘｉ に対して通常
のインバータとして動作する。メモリの静止時には、外
部信号ＣＳとしてＨレベルの信号が入力され、内部制御
信号Ｃ８ＢはＶｃｏになる。従って、第２図のインバー
タゲートにおいては、ＭＩＳトランジスタＱ３がオフし
Ｑ４がオンとなシ、入力信号Ｘ１ のレベルに関係なく
、電流経路が遮断され、出力がＱＶに固定される。この
ようにして、前記の相補型ＭＩＳメモリにおいては、静
止時における入力端子のインバータｆｆ−）の消費電力
を削減することができる。
ＩＮＶ、 ＋ ＩＮｖ２から構成される。第２図のイン
バータダートは、入力信号Ｘ１ が入力される相補型
ＭＩＳインバータＩＮＶ３、電源ｖｃｃとインバータＩ
ＮＶ３の間に挿入されるＰチャンネルＭＩＳ ）ランジ
スタＱ３、および、インバータＩ ＮＶ３と接地の間に
挿入されるＮチャンネルＭＩＳ）ランノスタＱ４から構
成される装 前記の相補型ＭＩＳメモリにおいては、メモリの動作時
には外部信号０としてＬレベルの信号が入力される。こ
の場合、内部制御信号ＣＢＳとしてＯｖの信号が出力さ
れ第２図の入カインパータｒ−トのＭＩＳ）ランジスタ
Ｑ３およびＱ４のケ゛−トに入力される。従って、ＭＩ
ＳトランジスタＱｌはオンしＱ２はオフするため、第２
図のインバータダートは入力信号Ｘｉ に対して通常
のインバータとして動作する。メモリの静止時には、外
部信号ＣＳとしてＨレベルの信号が入力され、内部制御
信号Ｃ８ＢはＶｃｏになる。従って、第２図のインバー
タゲートにおいては、ＭＩＳトランジスタＱ３がオフし
Ｑ４がオンとなシ、入力信号Ｘ１ のレベルに関係なく
、電流経路が遮断され、出力がＱＶに固定される。この
ようにして、前記の相補型ＭＩＳメモリにおいては、静
止時における入力端子のインバータｆｆ−）の消費電力
を削減することができる。
ところで、第１図、第２図に示した従来形の相補型ＭＩ
Ｓメモリにおいては、静止状態に制御する外部信号ＣＳ
を入力とする初段インバータ自体については何んら消費
電力の削減は行われていない。
Ｓメモリにおいては、静止状態に制御する外部信号ＣＳ
を入力とする初段インバータ自体については何んら消費
電力の削減は行われていない。
従って、第１図の初段インバータＩＮＶｌにおける入力
電圧とＭＩＳ）ランノスタＱ１＋Ｑ２を介して流れる電
流との関係は第３図に示されるよう罠、ＴＴＬレベルの
入力信号（例えばＶｚ ｕ ”” ２−２ ｖｍｌｎ
ｒＶＨＬ＝ ０．８ Ｖ ｍａｘ）に対して比較的大き
な電流が流れるものとなる。
電圧とＭＩＳ）ランノスタＱ１＋Ｑ２を介して流れる電
流との関係は第３図に示されるよう罠、ＴＴＬレベルの
入力信号（例えばＶｚ ｕ ”” ２−２ ｖｍｌｎ
ｒＶＨＬ＝ ０．８ Ｖ ｍａｘ）に対して比較的大き
な電流が流れるものとなる。
（３）発明の目的
本発明の目的は、前記の従来形の問題点にかんがみ、静
止状態を制御する信号の入力部における消費電力を削減
するようにした相補型ＭＩＳメモリを提供することにあ
る。
止状態を制御する信号の入力部における消費電力を削減
するようにした相補型ＭＩＳメモリを提供することにあ
る。
（４）発明の構成
本発明においては、ＰチャネルＭＩＳ）ランジスタとＮ
チャネルＭＩＳ）ランジスタを直列接続してなる入力イ
ン・々−夕を有し、該入力インバータを介して入゛力さ
れる制御信号によってメモリ全体を静止状態とする機能
を備えた相補型ＭＩＳメモリであって、該ＰチャネルＭ
ＩＳ）ランジスタのソースと電源間にレベルシフト素子
を接続したことを特徴とする相補型ＭＩＳメモリが提供
される。
チャネルＭＩＳ）ランジスタを直列接続してなる入力イ
ン・々−夕を有し、該入力インバータを介して入゛力さ
れる制御信号によってメモリ全体を静止状態とする機能
を備えた相補型ＭＩＳメモリであって、該ＰチャネルＭ
ＩＳ）ランジスタのソースと電源間にレベルシフト素子
を接続したことを特徴とする相補型ＭＩＳメモリが提供
される。
（５）発明の実施例
本発明の一実施例として相補型ＭＩＳメモリが、第４図
および第５図を用いて以下に説明される。
および第５図を用いて以下に説明される。
第４図は、本発明による相補型ＭＩＳメモリにおけるチ
ップセレクト信号入力部を示す。第５図は、第４図の回
路における入力電圧とＱｓ 、Ｑ６ −Ｑｙを介して
流れる電流の関係を示す。
ップセレクト信号入力部を示す。第５図は、第４図の回
路における入力電圧とＱｓ 、Ｑ６ −Ｑｙを介して
流れる電流の関係を示す。
第４図のチップセレクト信号入力部は、夕）部からの制
御信号凸（チップセレクト信号）が入力される第１段の
インパータエＮｖ１、電源Ｖ。Ｃと第１段のインバータ
ＩＮＶｌの間に接続されるＰチャンネルＭＩＳ）ランジ
スタＱ７、第１段のインバータＩＮＶ、の出力が入力さ
れる第２段のインバータＩＮｖ２、および、電源Ｖ。Ｃ
と第２のインバータＩＮＶ、の間に接続されダートが第
２のインバータＩＮＶ、の出力に接続されるＰチャンネ
ルＭＩＳＱＩＯにより構成される。
御信号凸（チップセレクト信号）が入力される第１段の
インパータエＮｖ１、電源Ｖ。Ｃと第１段のインバータ
ＩＮＶｌの間に接続されるＰチャンネルＭＩＳ）ランジ
スタＱ７、第１段のインバータＩＮＶ、の出力が入力さ
れる第２段のインバータＩＮｖ２、および、電源Ｖ。Ｃ
と第２のインバータＩＮＶ、の間に接続されダートが第
２のインバータＩＮＶ、の出力に接続されるＰチャンネ
ルＭＩＳＱＩＯにより構成される。
第４図のチップセレクト信号入力部においては、ＭＩＳ
）ランジスタＱ７の働きにより、Ｍ工ＳトランジスタＱ
５のドレイン電圧が、ｖＣＣよ、９ ＭＩＳ ）ランジ
スタＱ７のしきい値電圧分下がるので、ＭＩＳトランジ
スタＱ１１がオフし７始める電圧が見かけ上低くなす、
ＭＩＳトランジスタＱ５ 、Ｑｓ を介して電流が流れ
るｃｌ信号の電圧の範囲が狭くなシ、第１図の従来形の
回路に比べて消費電力が削減される。すなわち、第５図
に示されるように同一のＨレベル入力に対する電流が削
減され、また電流消費がゼロになるレベルｖ２が第３図
のｖｌよυ低くなる。また、ＰチャネルＭＩＳ）ランジ
スタＱＩＯは、ＭＩＳトランジスタＱ７の接続によるイ
ンバータＩＮＶ１のハイレイルの低下を補償するもので
あり、インバータＩＮＶ２の出力がローレベルとなった
ときに導通してインバータＩＮＶ、の入力端をプルアッ
プする。なお、上記実施例ではＭＩＳ）ランゾスタＱ７
としてＰチャネルＭＩＳ）ランノスタを使用しているが
、ダートをｖｃｏに接続したＮチャネルＭＩＳ）ランジ
スタまたはダイオードを用いてもよい。
）ランジスタＱ７の働きにより、Ｍ工ＳトランジスタＱ
５のドレイン電圧が、ｖＣＣよ、９ ＭＩＳ ）ランジ
スタＱ７のしきい値電圧分下がるので、ＭＩＳトランジ
スタＱ１１がオフし７始める電圧が見かけ上低くなす、
ＭＩＳトランジスタＱ５ 、Ｑｓ を介して電流が流れ
るｃｌ信号の電圧の範囲が狭くなシ、第１図の従来形の
回路に比べて消費電力が削減される。すなわち、第５図
に示されるように同一のＨレベル入力に対する電流が削
減され、また電流消費がゼロになるレベルｖ２が第３図
のｖｌよυ低くなる。また、ＰチャネルＭＩＳ）ランジ
スタＱＩＯは、ＭＩＳトランジスタＱ７の接続によるイ
ンバータＩＮＶ１のハイレイルの低下を補償するもので
あり、インバータＩＮＶ２の出力がローレベルとなった
ときに導通してインバータＩＮＶ、の入力端をプルアッ
プする。なお、上記実施例ではＭＩＳ）ランゾスタＱ７
としてＰチャネルＭＩＳ）ランノスタを使用しているが
、ダートをｖｃｏに接続したＮチャネルＭＩＳ）ランジ
スタまたはダイオードを用いてもよい。
（６）発明の効果
本発明によれば、メモリを静止状態に制御するチップセ
レクト信号入力部における静止時の消費電力を削減する
ことができる相補型ＭＩＳメモリが提供され得る。
レクト信号入力部における静止時の消費電力を削減する
ことができる相補型ＭＩＳメモリが提供され得る。
第１図は、従来形の相補ｆｉＭＩｓメモリにおけるチッ
プセレクト信号入力部を示す回路図、第２図は、相補型
ＭＩＳメモリにおける入力部の初段インバータを示す回
路図、 第３図は、第１図の回路における入力信号電圧と電流の
関係を示す図、 第４図は、本発明の一実施例としての相補型ＭＩＳメモ
リにおけるチップセレクト信号入力部を示す回路図、 第５図は、第４図の回路における入力信号電圧と電流の
関係を示す図である。 （符号の説明） ＩＮＶｌ 、 ＩＮＶｌ ｔ ＩＮＶｇ −−−相補
型ＭＩＳイア／ぐ一タ、Ｑ□ 〜ＱＩＯ・・・ＭＩＳト
ランジスタ。 −図 ５図
プセレクト信号入力部を示す回路図、第２図は、相補型
ＭＩＳメモリにおける入力部の初段インバータを示す回
路図、 第３図は、第１図の回路における入力信号電圧と電流の
関係を示す図、 第４図は、本発明の一実施例としての相補型ＭＩＳメモ
リにおけるチップセレクト信号入力部を示す回路図、 第５図は、第４図の回路における入力信号電圧と電流の
関係を示す図である。 （符号の説明） ＩＮＶｌ 、 ＩＮＶｌ ｔ ＩＮＶｇ −−−相補
型ＭＩＳイア／ぐ一タ、Ｑ□ 〜ＱＩＯ・・・ＭＩＳト
ランジスタ。 −図 ５図
Claims (1)
- 【特許請求の範囲】 Ｉ ＰチャネルＭＩＳ）ランジスタとＮチャネルＭＩＳ
）ランジスタを直列接続してなる入力インバータを有
し、該入力インバータを介して入力される制御信号によ
ってメモリ全体を静止状態とする機能を備えた相補型Ｍ
ＩＳメモリであって、該ＰチャネルＭＩＳ）ランジスタ
のソースと電源間にレベルシフト素子を接続したことを
特徴とする相補型ＭＩＳメモリ。 ２ 該レベルシフト素子はダートとドレインを共通接続
したＰチャネル又はＮチャネルＭＩＳ）ランジスタであ
ることを特徴とする特許請求の範囲第１項記載の相補型
ＭＩＳメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111539A JPS593787A (ja) | 1982-06-30 | 1982-06-30 | 相補型ｍｉｓメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111539A JPS593787A (ja) | 1982-06-30 | 1982-06-30 | 相補型ｍｉｓメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593787A true JPS593787A (ja) | 1984-01-10 |
| JPS623514B2 JPS623514B2 (ja) | 1987-01-26 |
Family
ID=14563922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111539A Granted JPS593787A (ja) | 1982-06-30 | 1982-06-30 | 相補型ｍｉｓメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593787A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201429A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | デイスク制御方式 |
| EP0450453B1 (en) * | 1990-04-02 | 1996-03-20 | National Semiconductor Corporation | BICMOS input circuit for detecting signals out of ECL range |
-
1982
- 1982-06-30 JP JP57111539A patent/JPS593787A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201429A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | デイスク制御方式 |
| EP0450453B1 (en) * | 1990-04-02 | 1996-03-20 | National Semiconductor Corporation | BICMOS input circuit for detecting signals out of ECL range |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS623514B2 (ja) | 1987-01-26 |
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