JPS5938665A - 電子制御装置のオ−トリセツト回路 - Google Patents
電子制御装置のオ−トリセツト回路Info
- Publication number
- JPS5938665A JPS5938665A JP14761682A JP14761682A JPS5938665A JP S5938665 A JPS5938665 A JP S5938665A JP 14761682 A JP14761682 A JP 14761682A JP 14761682 A JP14761682 A JP 14761682A JP S5938665 A JPS5938665 A JP S5938665A
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- JP
- Japan
- Prior art keywords
- circuit
- voltage
- arithmetic circuit
- electronic control
- vcc
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/145—Indicating the presence of current or voltage
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子制御装置に係シ、特に短時間の停電でも確
実にイニシャルリセットするのに好適なオートリセット
回路に関するものである。
実にイニシャルリセットするのに好適なオートリセット
回路に関するものである。
従来のこの種の電子制御装置のオートリセット回路は第
１図に示すように、電源スィッチ２が投入されると交流
電源１が整流、平滑回路３に入力され、定電圧回路４、
平滑回路５によって定電圧ＶＣＣとなシ、各回路の電源
として供給される。このＶｃｃの立上シをコンデンサ６
と抵抗器７の微分回路で把え、波形変換回路８によシ必
要なパルスに変換して演算回路９ Ｋ入力され、イニシ
ャルリセットされる。このパルスを作る微分回路はコン
デンサを用いているためコンデンサが充分放電されてい
る状態からＶｃｃが立上る時には正常なパルスが得られ
る。つまり第２図の■ＯＦＦ状態では、ｖＣＣが０点ま
で完全に下っている状態が長い為、次のＯＮ時には０点
の電圧はスレショルド点Ｓ）（以上になるだめ０点には
正常なＬＯＷパルスが得られる。また、０１ｉ’Ｆ時間
が短いｏＯＦＦの状態では逆に平滑回路のコンデンサが
効いてＶＣＣが殆んど変化せず運転には支障ない。しか
しくｇｌＯＦＦ状態のようにＶＣＣが中途半端に下るよ
うな状態では、ＶＣＣが回復してもの点のパルス電圧は
スレッシ嘗ルド電圧８１−１に達せず、０点にはＬＯＷ
パルスが出ないため演算回路はリセットされないという
状態になる。リセットパルスが入力されないと演算回路
９がイニシャライズされず、暴走したり誤動作となって
しまう欠点があった。
１図に示すように、電源スィッチ２が投入されると交流
電源１が整流、平滑回路３に入力され、定電圧回路４、
平滑回路５によって定電圧ＶＣＣとなシ、各回路の電源
として供給される。このＶｃｃの立上シをコンデンサ６
と抵抗器７の微分回路で把え、波形変換回路８によシ必
要なパルスに変換して演算回路９ Ｋ入力され、イニシ
ャルリセットされる。このパルスを作る微分回路はコン
デンサを用いているためコンデンサが充分放電されてい
る状態からＶｃｃが立上る時には正常なパルスが得られ
る。つまり第２図の■ＯＦＦ状態では、ｖＣＣが０点ま
で完全に下っている状態が長い為、次のＯＮ時には０点
の電圧はスレショルド点Ｓ）（以上になるだめ０点には
正常なＬＯＷパルスが得られる。また、０１ｉ’Ｆ時間
が短いｏＯＦＦの状態では逆に平滑回路のコンデンサが
効いてＶＣＣが殆んど変化せず運転には支障ない。しか
しくｇｌＯＦＦ状態のようにＶＣＣが中途半端に下るよ
うな状態では、ＶＣＣが回復してもの点のパルス電圧は
スレッシ嘗ルド電圧８１−１に達せず、０点にはＬＯＷ
パルスが出ないため演算回路はリセットされないという
状態になる。リセットパルスが入力されないと演算回路
９がイニシャライズされず、暴走したり誤動作となって
しまう欠点があった。
本発明の目的は、上記の欠点を解決した電子制御装置の
オートリセット回路を提供することにある。
オートリセット回路を提供することにある。
本発明は上記の目的を達成するために、演算回路用の直
流定電圧側で停電を検出する回路の出力信号を演算回路
用のオートリセットパルスとして用い、停電回復時のイ
ニシャルリセットを確実に行なうように構成した特徴を
有するものである。
流定電圧側で停電を検出する回路の出力信号を演算回路
用のオートリセットパルスとして用い、停電回復時のイ
ニシャルリセットを確実に行なうように構成した特徴を
有するものである。
以下、本発明の一実施例を第３図によシ説明する。第１
図と同番号の部分は、同一であることを示す。１０は停
電検出用コンパレータで、１１はツルアツアー抵抗であ
る。電源スィッチ２が投入されて直流電圧ＶＣＣが立上
ると停電検出用コンパレータ１０の出力Ａ点はＶＣＣが
基準電圧Ｖｒｅｆ より低い状態ではＨＩＧＨレベル
、高くなるとＬＯＷレベルとなる。この場合、停電検出
用コンパレータ１０の電源ＶＤＤはＶｃｃよシ充分高い
直流電圧で、基準電圧Ｖ ｒｅｆ はこのＶＤＤ Ｊ
ニジ構成されなければならない。捷た、Ｖｒｅｆ はＶ
ＣＣの標準電圧にできるたけ近く、演算回路が誤動作す
るレベルよりは充分高くなくてｔＪならない。第２図で
停電状態を３つのモードに分けたが、同様のモードに対
する各部の波形を第４図に示す。充分に停電時間が長い
■Ｏ１Ｉ′Ｆ状態では、０点はＶｒｅｆ よシ低下す
るとＨＩ（Ｊ）ｌとなＪ、Ｖｃｃの低−トと共にＬＯＷ
となる。０点は図に示すように０点がＨＩＯｌｌとなる
と同時にＬＯＷとなシ、停電中は無電圧状態である。停
電が回復すると、平滑回路３，５などに使用しているコ
ンデンサ負荷が大きく、ＶＣＣはその負荷に応じた時定
数で上昇する。０点の電圧もそれにつれて上昇し、ＶＣ
Ｃが７１０１以上になるとＬＯＷとなシ、通電中はず−
とこのレベルを保つ。０点１よ矢張、ＶＣＣにつれて上
昇するが波形整形回路８のスレッシッルド電圧よシ高く
ナルトＬＯＷとな９、Ｖｒｅｆ より高くなるとＨＩ
Ｇ Ｈとなる。このＬＯＷパルスがリセットパルスとな
る。■０ ［” Ｆ状態のように、ＶＣＣがＶｒｅｆ
よシ高いレベルまでしか低下しないような短時間停電に
関しては■、■点共変化しないので問題ない。従来例で
問題となった［相］ＯＦＦ状態、つまシＶＣＣがＶｒｅ
ｆ以下になった時点で■点ＦｉＨＩ（）Ｈレベルとなシ
、その後はＶＣＣの低下につれて下るが、ｖＣＣか回復
すると上シ、ＶＣＣがＶｒｅｔ 以上になるとＬＯＷ
レベルとなる。一方、■点Ｉｔ５ｉ全なＬＯＷパルスが
得られるブζめ、演算回路は王宮にイニシャルリセット
されることになる。
図と同番号の部分は、同一であることを示す。１０は停
電検出用コンパレータで、１１はツルアツアー抵抗であ
る。電源スィッチ２が投入されて直流電圧ＶＣＣが立上
ると停電検出用コンパレータ１０の出力Ａ点はＶＣＣが
基準電圧Ｖｒｅｆ より低い状態ではＨＩＧＨレベル
、高くなるとＬＯＷレベルとなる。この場合、停電検出
用コンパレータ１０の電源ＶＤＤはＶｃｃよシ充分高い
直流電圧で、基準電圧Ｖ ｒｅｆ はこのＶＤＤ Ｊ
ニジ構成されなければならない。捷た、Ｖｒｅｆ はＶ
ＣＣの標準電圧にできるたけ近く、演算回路が誤動作す
るレベルよりは充分高くなくてｔＪならない。第２図で
停電状態を３つのモードに分けたが、同様のモードに対
する各部の波形を第４図に示す。充分に停電時間が長い
■Ｏ１Ｉ′Ｆ状態では、０点はＶｒｅｆ よシ低下す
るとＨＩ（Ｊ）ｌとなＪ、Ｖｃｃの低−トと共にＬＯＷ
となる。０点は図に示すように０点がＨＩＯｌｌとなる
と同時にＬＯＷとなシ、停電中は無電圧状態である。停
電が回復すると、平滑回路３，５などに使用しているコ
ンデンサ負荷が大きく、ＶＣＣはその負荷に応じた時定
数で上昇する。０点の電圧もそれにつれて上昇し、ＶＣ
Ｃが７１０１以上になるとＬＯＷとなシ、通電中はず−
とこのレベルを保つ。０点１よ矢張、ＶＣＣにつれて上
昇するが波形整形回路８のスレッシッルド電圧よシ高く
ナルトＬＯＷとな９、Ｖｒｅｆ より高くなるとＨＩ
Ｇ Ｈとなる。このＬＯＷパルスがリセットパルスとな
る。■０ ［” Ｆ状態のように、ＶＣＣがＶｒｅｆ
よシ高いレベルまでしか低下しないような短時間停電に
関しては■、■点共変化しないので問題ない。従来例で
問題となった［相］ＯＦＦ状態、つまシＶＣＣがＶｒｅ
ｆ以下になった時点で■点ＦｉＨＩ（）Ｈレベルとなシ
、その後はＶＣＣの低下につれて下るが、ｖＣＣか回復
すると上シ、ＶＣＣがＶｒｅｔ 以上になるとＬＯＷ
レベルとなる。一方、■点Ｉｔ５ｉ全なＬＯＷパルスが
得られるブζめ、演算回路は王宮にイニシャルリセット
されることになる。
本例でり、パルスの白き、レベルなとを１例として述べ
たのであって、これに限定されるものでもない。また、
コンパレータも特定の素子を示すものではなく、コンパ
レータ抵能′＋ｃ４イする素子または回路を示す。
たのであって、これに限定されるものでもない。また、
コンパレータも特定の素子を示すものではなく、コンパ
レータ抵能′＋ｃ４イする素子または回路を示す。
本発明によれば、停電期間の長短により演算回路がイニ
シャルリセットされないことがあるなどの不具合がなく
なるため、これに起因する暴走や誤動作を防止でき、信
頼性、安全性の面でも効果がある。
シャルリセットされないことがあるなどの不具合がなく
なるため、これに起因する暴走や誤動作を防止でき、信
頼性、安全性の面でも効果がある。
第１図は従来例の制御構成図、第２図は第１図 ′の
各部波形図、第３図は本発明の制御構成図、第４図は第
３図の谷部波形図。 １・・・交流電源 ２・・亀クラ１スイッチ ３・
・・整流回路及び平滑回路 ４・・・定電圧回路
５・・・霜、検出用コンパレータ目１路 １１・・・
フルアップ抵抗器 代理人 弁理士 薄 １）利 幸
各部波形図、第３図は本発明の制御構成図、第４図は第
３図の谷部波形図。 １・・・交流電源 ２・・亀クラ１スイッチ ３・
・・整流回路及び平滑回路 ４・・・定電圧回路
５・・・霜、検出用コンパレータ目１路 １１・・・
フルアップ抵抗器 代理人 弁理士 薄 １）利 幸
Claims (1)
- 入力回路、出力回路および演算回路からなる電子制御装
置において、演算回路用直流電圧とは別に設けた直流電
圧を電源とした停電検出回路を設け、演算回路用直流電
圧と前記演算回路とは別に設けた直流電圧より作った所
定の電圧とを比較し、演算回路用直流電圧が停電などで
所定の電圧以下になったら停電検出回路の出力を以前と
は異なる状態にし、停電回復などで所定の電圧以」二に
なったら再びその前の状態とは異なる状態に出力を変化
させて演算回路を自動的にリセットするように構成した
ことを特徴とする電子制御装置のオートリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14761682A JPS5938665A (ja) | 1982-08-27 | 1982-08-27 | 電子制御装置のオ−トリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14761682A JPS5938665A (ja) | 1982-08-27 | 1982-08-27 | 電子制御装置のオ−トリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5938665A true JPS5938665A (ja) | 1984-03-02 |
Family
ID=15434348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14761682A Pending JPS5938665A (ja) | 1982-08-27 | 1982-08-27 | 電子制御装置のオ−トリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938665A (ja) |
-
1982
- 1982-08-27 JP JP14761682A patent/JPS5938665A/ja active Pending
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