JPS5939062A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5939062A JPS5939062A JP57148901A JP14890182A JPS5939062A JP S5939062 A JPS5939062 A JP S5939062A JP 57148901 A JP57148901 A JP 57148901A JP 14890182 A JP14890182 A JP 14890182A JP S5939062 A JPS5939062 A JP S5939062A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特にＭＩｓ型集
型口積回路装置ＩＳ ＩＣ）の製造方法に関する。
型口積回路装置ＩＳ ＩＣ）の製造方法に関する。
（ｂ） 技術の背景
マイクロ・コンビーータ等のＭＩＳ ＩＣに於ては、
該ＩＣ内に集積されている複数の論理に於ける出力回路
の最終…力段トランジスタが、これら論理回路の外部即
ち該ＩＣの外部に接続される装置あるいはシステムによ
って、ｎチャネル・オープンドレイン出力型（電流が出
力パッドから流れ出る型）かｐチャネル・オープンドレ
イン出力型（電流が出力パッドに流れ込む型）かの何れ
が使用し易い型に選ばれる。
該ＩＣ内に集積されている複数の論理に於ける出力回路
の最終…力段トランジスタが、これら論理回路の外部即
ち該ＩＣの外部に接続される装置あるいはシステムによ
って、ｎチャネル・オープンドレイン出力型（電流が出
力パッドから流れ出る型）かｐチャネル・オープンドレ
イン出力型（電流が出力パッドに流れ込む型）かの何れ
が使用し易い型に選ばれる。
（Ｃ）従来技術と問題点
そのため従来は、ユーザからの要求に応じて各出力回路
の最終出力段トランジスタが、ｎチャネル・オープンド
レイン型あるいはｐチャネル・オープンドレイン型の何
れかに作シわけられていた。
の最終出力段トランジスタが、ｎチャネル・オープンド
レイン型あるいはｐチャネル・オープンドレイン型の何
れかに作シわけられていた。
しかし、このようにすると要求の都度拡散領域形成用の
マスクが変わり製造工程が煩雑になると同時に、拡散工
程が製造工程の前半にあるために製造手番が非常に長く
なるという問題があった。
マスクが変わり製造工程が煩雑になると同時に、拡散工
程が製造工程の前半にあるために製造手番が非常に長く
なるという問題があった。
（ｄ） 発明の目的
本発明は上記従来の問題点を除去したもので、その目的
とするところは、ＩＣ内に集積される複数の出力回路の
最終出力段トランジスタが、ユーザの要求に応じてそれ
ぞれｎチャネル・オープンドレイン出力型あるいはｐチ
ャネル・オープンドレイン出力型の何れかに選ばれたＭ
ＩＳ ＩＣをマスタースライス法によυ製造工程を煩
雑化せずに短千番で供給することが可能な半導体装置の
製造方法を提供することにある。
とするところは、ＩＣ内に集積される複数の出力回路の
最終出力段トランジスタが、ユーザの要求に応じてそれ
ぞれｎチャネル・オープンドレイン出力型あるいはｐチ
ャネル・オープンドレイン出力型の何れかに選ばれたＭ
ＩＳ ＩＣをマスタースライス法によυ製造工程を煩
雑化せずに短千番で供給することが可能な半導体装置の
製造方法を提供することにある。
（ｅ）発明の構成
即ち本発明は半導体装置の製造方法に於て、最終出力段
に通常のｎチャネルＭＩＳ）ランジスクとｐチャネルＭ
Ｉ Ｓ ）ランジスタ、成るいはドレインが高耐圧化
されたｎチャネルＭ、 Ｉ Ｓ ）ランジスタとｐチャ
ネルＭＩＳ）ランジスタ、若しくは保証耐圧を異にする
ｎチャネルＭＩＳ）ランジスタとｐチャネルＭＩＳ）ラ
ンジスタを形成しておき、何れか一方のＭＩＳ）ランジ
スタのドレインから導出する出力配線を形成するか、成
るいは何れか一方のＭＩＳトランジスタのドレインの上
部にのみ電極コンタクト窓を形成した後、ドレイン上部
から延出する出力配線を形成することにより、ｎチャネ
ル・オープンドレイン出力型あるいはｐチャネル・オー
プンドレイン出力型の集積回路を形成する工程を有する
ことを特徴とする。
に通常のｎチャネルＭＩＳ）ランジスクとｐチャネルＭ
Ｉ Ｓ ）ランジスタ、成るいはドレインが高耐圧化
されたｎチャネルＭ、 Ｉ Ｓ ）ランジスタとｐチャ
ネルＭＩＳ）ランジスタ、若しくは保証耐圧を異にする
ｎチャネルＭＩＳ）ランジスタとｐチャネルＭＩＳ）ラ
ンジスタを形成しておき、何れか一方のＭＩＳ）ランジ
スタのドレインから導出する出力配線を形成するか、成
るいは何れか一方のＭＩＳトランジスタのドレインの上
部にのみ電極コンタクト窓を形成した後、ドレイン上部
から延出する出力配線を形成することにより、ｎチャネ
ル・オープンドレイン出力型あるいはｐチャネル・オー
プンドレイン出力型の集積回路を形成する工程を有する
ことを特徴とする。
（ｆ） 発明の実施例
以下本発明を実施例について、図を用いて詳細に説明す
る。
る。
第１図（イ）、（ロ）及び第２図（イ）、（ロ）は本発
明の異なる実施例を回路図で表わした工程回路図、第３
図（イ）乃至（ハ）及び第４巳（イ）乃至（ハ）は上記
−１４なる実施例を上面構造で示した工程上面図、第５
図及び第６図は上記異なる実施例により形成されたＭＯ
８ＩＣの要部（Ｎ終出力段）断面図、第７図、第８図。
明の異なる実施例を回路図で表わした工程回路図、第３
図（イ）乃至（ハ）及び第４巳（イ）乃至（ハ）は上記
−１４なる実施例を上面構造で示した工程上面図、第５
図及び第６図は上記異なる実施例により形成されたＭＯ
８ＩＣの要部（Ｎ終出力段）断面図、第７図、第８図。
第９図、第１０図は更に異なる実施例に於ける透視上面
図（イ）、Ａ−Ａ’矢視断面図（ロ）、Ｂ−Ｂ’矢視断
面図（ハ）である。
図（イ）、Ａ−Ａ’矢視断面図（ロ）、Ｂ−Ｂ’矢視断
面図（ハ）である。
本発明の方法によりＭＯＳ ＩＣを製造するに際して
は、該ＩＣに集積されている複数の出力回路の最終出力
段のトランジスタとしてｎ ＭＯＳ ’ｐランジスタと
Ｉ）ＭＯＳ）ランジスタが併設される。
は、該ＩＣに集積されている複数の出力回路の最終出力
段のトランジスタとしてｎ ＭＯＳ ’ｐランジスタと
Ｉ）ＭＯＳ）ランジスタが併設される。
そして本発明は、通常の方法によって論理回路を構成す
るトランジスタ、出力回路を構成するトランジスタ、及
び前記最終出力段の導電型を異ににする二種のＭＯＳ）
ランジスクを形成し、表面を（層間）絶縁膜で覆った状
態で保管されたＭＯＳ ＩＣ基叛に対して適用される
。
るトランジスタ、出力回路を構成するトランジスタ、及
び前記最終出力段の導電型を異ににする二種のＭＯＳ）
ランジスクを形成し、表面を（層間）絶縁膜で覆った状
態で保管されたＭＯＳ ＩＣ基叛に対して適用される
。
本発明の第１の方法は、配線マスク・スライスによりＭ
ＯＳ ＩＣの出力を所望するｐチャネル・オープンド
レモン出力型成るいはｎチャネル・オープンドレイン出
力型の何れかにする方法である。
ＯＳ ＩＣの出力を所望するｐチャネル・オープンド
レモン出力型成るいはｎチャネル・オープンドレイン出
力型の何れかにする方法である。
以下、この方法を図を用い実施例により説明する。
第１図は実施例を回路図で示したものである。
第１図（イ）は本発明の処理即ち配線処理を行う前の状
態を示しており、被処理ＩＣ基鈑には出力回路を構成す
る半導体素子として、例えば出力インバータ用の第１の
ｐＭＯＳトランジスタ（Ｔｐｌ）及び第１のｎＭＯ８）
ランジスタ（Ｔｎｌ）が、最終出力段の素子として第２
のｌ）ＭＯＳ）ランジスタ（Ｔｐ２”１及び第２のｎＭ
Ｏ８）ランジスタ（Ｔｎ２）が形成される。なお、図に
於てＧはゲー） 、ＧＬＩ ＋ ＧＬ２はゲート電極、
Ｓｐはｐ型ソース、Ｓｎはｎ型ソース、Ｄｐｌ、Ｄｐ２
はｐ型ドレイン、Ｄｎｌ 、 Ｄｎ２はｎ型ドレイン、
ＶＣＣは電源、Ｅは接地を示し、点線は後工程で形成さ
れる予定の配線を表わしている。
態を示しており、被処理ＩＣ基鈑には出力回路を構成す
る半導体素子として、例えば出力インバータ用の第１の
ｐＭＯＳトランジスタ（Ｔｐｌ）及び第１のｎＭＯ８）
ランジスタ（Ｔｎｌ）が、最終出力段の素子として第２
のｌ）ＭＯＳ）ランジスタ（Ｔｐ２”１及び第２のｎＭ
Ｏ８）ランジスタ（Ｔｎ２）が形成される。なお、図に
於てＧはゲー） 、ＧＬＩ ＋ ＧＬ２はゲート電極、
Ｓｐはｐ型ソース、Ｓｎはｎ型ソース、Ｄｐｌ、Ｄｐ２
はｐ型ドレイン、Ｄｎｌ 、 Ｄｎ２はｎ型ドレイン、
ＶＣＣは電源、Ｅは接地を示し、点線は後工程で形成さ
れる予定の配線を表わしている。
第１図（ｒ＋）は本発明の配線マスク・スライス処理後
の回路を示しており、同図（１）はｐチャネル・オープ
ンドレイン出力型、（■）はｎチャネル・オープンドレ
イン出力型である。即ち該配線マスク・スライスにより
最終出力段のｐＭＯＳトランジスタ（Ｔｐ２）成るいは
ｎＭＯ８）ランジスク（Ｔｎ：２）いずれかのドレイン
から先端に出カバノド０））を有する出力配線Ｌｌ成る
いはＬ訂を引き出すことによシ該ＩＣの出力型式が決定
される。
の回路を示しており、同図（１）はｐチャネル・オープ
ンドレイン出力型、（■）はｎチャネル・オープンドレ
イン出力型である。即ち該配線マスク・スライスにより
最終出力段のｐＭＯＳトランジスタ（Ｔｐ２）成るいは
ｎＭＯ８）ランジスク（Ｔｎ：２）いずれかのドレイン
から先端に出カバノド０））を有する出力配線Ｌｌ成る
いはＬ訂を引き出すことによシ該ＩＣの出力型式が決定
される。
なお、同図に示されたＶｃｃライン、ＶｃｃラインとＳ
ｐを結ぶ配線Ｉ Ｄｐｌ ＋ Ｄｎ４とＧ Ｌ ２を結
ぶ配線。
ｐを結ぶ配線Ｉ Ｄｐｌ ＋ Ｄｎ４とＧ Ｌ ２を結
ぶ配線。
ＳｎとＥ′ｆ：結ぶ配線は上記配線マスク・スライス処
理の際同時に形成される。
理の際同時に形成される。
この方法を最終出力段について上面図で示したのが第３
図である。
図である。
即ち第３図（イ）は受注を待って保管されているＩＣ基
板を示しており、同図に於て１はｐ型半導体基板、２は
ｎウェル、３は表面を覆う層間絶縁膜、Ｔｐ２は第２の
ｐＭＯＳトランジスタ、Ｔｎ２は第２のｎＭＯ８）ラン
ジスタ、ＧＬＩＩはゲート電極、Ｓｐはｐ型ソース領域
、Ｓｎはｎ型ソース領域、Ｄｐ２はｐ型ドレイン領域、
Ｄｎ２はｎ型ドレイン領域を示している。
板を示しており、同図に於て１はｐ型半導体基板、２は
ｎウェル、３は表面を覆う層間絶縁膜、Ｔｐ２は第２の
ｐＭＯＳトランジスタ、Ｔｎ２は第２のｎＭＯ８）ラン
ジスタ、ＧＬＩＩはゲート電極、Ｓｐはｐ型ソース領域
、Ｓｎはｎ型ソース領域、Ｄｐ２はｐ型ドレイン領域、
Ｄｎ２はｎ型ドレイン領域を示している。
該第１の方法に於ては、受注の時点で第３図（ロ）に示
すように総てのトランジスタ（図示以外の領域も含む）
のソース、ドレイン領域上に電極コンタクト窓Ｎ＋ 、
Ｎ２ 、Ｎｓ 、Ｎ４を通常のフォト・リソグラフィ技
術により形成する。そして、次いで該基板上に配線材料
層例えばアルミニウム（ＡＡ）層を形成し、ユーザの希
望する出力型式に合った出力配線パターン、例えばｐチ
ャネル・オープンドレイン出力型を提供する出力配線パ
ターンを具備した配線形成用マスクを用い、通常のフォ
ト・リソグラフィ技術により前記Ｍ層のバターニングを
行い、第３図（ハ）に示すように最終段のｐチャネルＭ
ＯＳトランジスタＴｐ２のドレインＤｐｚから電極コン
タクト窓Ｎ８金介し層間絶縁膜３上に、出力パッドＰを
有する出力配線り、を形成する。この際論理回路を構成
するＭ配線、出力回路を構成する上記以外のＭ配線り等
も同時に形成される。
すように総てのトランジスタ（図示以外の領域も含む）
のソース、ドレイン領域上に電極コンタクト窓Ｎ＋ 、
Ｎ２ 、Ｎｓ 、Ｎ４を通常のフォト・リソグラフィ技
術により形成する。そして、次いで該基板上に配線材料
層例えばアルミニウム（ＡＡ）層を形成し、ユーザの希
望する出力型式に合った出力配線パターン、例えばｐチ
ャネル・オープンドレイン出力型を提供する出力配線パ
ターンを具備した配線形成用マスクを用い、通常のフォ
ト・リソグラフィ技術により前記Ｍ層のバターニングを
行い、第３図（ハ）に示すように最終段のｐチャネルＭ
ＯＳトランジスタＴｐ２のドレインＤｐｚから電極コン
タクト窓Ｎ８金介し層間絶縁膜３上に、出力パッドＰを
有する出力配線り、を形成する。この際論理回路を構成
するＭ配線、出力回路を構成する上記以外のＭ配線り等
も同時に形成される。
なお、第３図（イ）乃至（ハ）及び説明に於て、ウェル
コンタクト領域については省略した。
コンタクト領域については省略した。
第５図は上記配線形成を終った最終出力段部のＡ−Ａ’
矢視断面を示したもので、図中１はｐ型半導体基板、２
はｎウェル、３は層間絶縁膜、４はフィールド酸化膜、
５はｎ十型チャネル・カット領域、６はｐ十型チャネル
・カット領域、１４は薄い酸化膜、Ｔｐ２は９ＭＯ８）
ランジスタ、Ｔｎ２はｎＭＯ８）ランジスタ、Ｄｐ２は
ｐ型ドレイン領域、Ｄｎ２はｎ型ドレイン領域、Ｎｓ
ｒ Ｎ、 ＋ Ｎｎ＋ Ｎｐは電極コンタクト窓、ＩＪ
Ｉは出力配線を示す。
矢視断面を示したもので、図中１はｐ型半導体基板、２
はｎウェル、３は層間絶縁膜、４はフィールド酸化膜、
５はｎ十型チャネル・カット領域、６はｐ十型チャネル
・カット領域、１４は薄い酸化膜、Ｔｐ２は９ＭＯ８）
ランジスタ、Ｔｎ２はｎＭＯ８）ランジスタ、Ｄｐ２は
ｐ型ドレイン領域、Ｄｎ２はｎ型ドレイン領域、Ｎｓ
ｒ Ｎ、 ＋ Ｎｎ＋ Ｎｐは電極コンタクト窓、ＩＪ
Ｉは出力配線を示す。
なお上記配線形成後、該ＩＣ上には通常通りＰＳＧ等か
らなる表面保護膜が形成され、その信頼性が確保される
。
らなる表面保護膜が形成され、その信頼性が確保される
。
本発明の第２の方法は、電極窓マスタ・スライスによＪ
ＭＯ８ＩＣの出力を所望するｐチャネルオーブンドレイ
ン出力型成るいはｎチャネル・オープンドレイン出力型
の何れかにする方法でおる。
ＭＯ８ＩＣの出力を所望するｐチャネルオーブンドレイ
ン出力型成るいはｎチャネル・オープンドレイン出力型
の何れかにする方法でおる。
以下、この方法を図を用い実施例によシ説明する０
第２図は実施例を回路図で示したものである。
第２図（イ）は本発明の処理即ち′成極コンタクト窓形
成処理を行う前の基鈑状態を示しており、その構造は第
１の方法の場合即ち第１図（イ）と同様である。
成処理を行う前の基鈑状態を示しており、その構造は第
１の方法の場合即ち第１図（イ）と同様である。
同図中の各表示記号も第１図（イ）と同じで、Ｔｐｌ。
Ｔｎｌは出力インバータ用の第１の９ＭＯ８トランジス
タ及び第１のｎＭＯ８）ランク、Ｔｐ２１ Ｔｎ、は最
終出力段の第２のＰＭＯＳトランジスタ及び第２のｎＭ
Ｏ８）ランジスタ、Ｇはゲート、Ｇ Ｌｌ ｌ Ｇ Ｌ
２はゲート電極、Ｓｐはｐ型ソース、Ｓｎはｎ型ソース
、Ｄｐｌ、Ｄｐ２はｐ型ドレイン、Ｄｎ４１ Ｄｎ２は
ｎ型ドレイン、ＶＣＣは電源、Ｅは接地を示し、点線は
後工程で形成される予定の配線を表わしている。
タ及び第１のｎＭＯ８）ランク、Ｔｐ２１ Ｔｎ、は最
終出力段の第２のＰＭＯＳトランジスタ及び第２のｎＭ
Ｏ８）ランジスタ、Ｇはゲート、Ｇ Ｌｌ ｌ Ｇ Ｌ
２はゲート電極、Ｓｐはｐ型ソース、Ｓｎはｎ型ソース
、Ｄｐｌ、Ｄｐ２はｐ型ドレイン、Ｄｎ４１ Ｄｎ２は
ｎ型ドレイン、ＶＣＣは電源、Ｅは接地を示し、点線は
後工程で形成される予定の配線を表わしている。
第２図（ロ）は本発明の電極窓マスク・スライス処理及
び配線形成を行った後の回路を示しており、同図ＣＩ）
に於ては電極窓マスク・スライスに際して９ＭＯ８）ラ
ンジスタＴｐ２のドレインＤＩ）を上のみに出力配線Ｌ
ｏ導出用の電極コンタクト窓Ｎｐが形成されるので出力
配線Ｌ ｏはｎＭＯ８）ランジスタＴｎ２のドレインＤ
ｎｌには接続されず、従って該ＩＣはｐチャネル・オー
プンドレイン出力型となる。
び配線形成を行った後の回路を示しており、同図ＣＩ）
に於ては電極窓マスク・スライスに際して９ＭＯ８）ラ
ンジスタＴｐ２のドレインＤＩ）を上のみに出力配線Ｌ
ｏ導出用の電極コンタクト窓Ｎｐが形成されるので出力
配線Ｌ ｏはｎＭＯ８）ランジスタＴｎ２のドレインＤ
ｎｌには接続されず、従って該ＩＣはｐチャネル・オー
プンドレイン出力型となる。
又同図（ＩＩ）に於ては電極窓マスタ・スライスに際し
てｎＭＯ８）ランジスクＴｎ２のドレインＤｎ４上のみ
に出力配線り。導出用の電極コンタクト窓Ｎｎが形成さ
れるので出力配線し。は９ＭＯ８）ランジスタＴｐ２の
ドレインＤＰｔには接続されず、従って該Ｉｃはｎチャ
ネル・オープンドレイン出力型となる。なお、図中Ｐは
出カッくラドを示している０又同図に示されたＶｃｃラ
イン、ＶｃｃラインとＳｐを結ぶ配線、ＤｐＩ Ｔ Ｄ
ｎｌとＤＬ２を結ぶ配線、 ＳｎとＥを結ぶ配線、及び
図示されていない領域の論理回路を構成する配線等も、
上記出力配線し０と同時に形成される。
てｎＭＯ８）ランジスクＴｎ２のドレインＤｎ４上のみ
に出力配線り。導出用の電極コンタクト窓Ｎｎが形成さ
れるので出力配線し。は９ＭＯ８）ランジスタＴｐ２の
ドレインＤＰｔには接続されず、従って該Ｉｃはｎチャ
ネル・オープンドレイン出力型となる。なお、図中Ｐは
出カッくラドを示している０又同図に示されたＶｃｃラ
イン、ＶｃｃラインとＳｐを結ぶ配線、ＤｐＩ Ｔ Ｄ
ｎｌとＤＬ２を結ぶ配線、 ＳｎとＥを結ぶ配線、及び
図示されていない領域の論理回路を構成する配線等も、
上記出力配線し０と同時に形成される。
この方法を最終出力段について上面図で示したのが第４
図である。
図である。
即ち第４図（イ）は受注を待って保管されているＩＣ基
板を示しており、１はｐ型半導体基板、２はｎウェル、
３は表面を覆う層間絶縁膜、Ｔｐ２は第２の９ＭＯ８）
ランジスタ、Ｔｎ２は第２のｎＭＯ８）ランジスタ、Ｇ
Ｔ、２はゲート電極、Ｓｐはｐ型ソース領域、Ｓｎはｎ
型ソース領域、Ｄｐ、はｐ型ドレイン領域、Ｄｎ２はｎ
型ドレイン領域を示している。
板を示しており、１はｐ型半導体基板、２はｎウェル、
３は表面を覆う層間絶縁膜、Ｔｐ２は第２の９ＭＯ８）
ランジスタ、Ｔｎ２は第２のｎＭＯ８）ランジスタ、Ｇ
Ｔ、２はゲート電極、Ｓｐはｐ型ソース領域、Ｓｎはｎ
型ソース領域、Ｄｐ、はｐ型ドレイン領域、Ｄｎ２はｎ
型ドレイン領域を示している。
該第２の方法に於ては、受注の時点でユーザの希望する
出力型式、例えばｐチャネル・オープンドレイン出力型
に合った出力配線導出用電極コンタクト窓に対応するパ
ターンを具備した電極態形成用マスクを用い、通常のフ
ォト・リソグラフィ技術によ、！ｌｌ第４図（ロ）に示
すように最終出力段のｐＭＯＳトランジスタＴｐ２のド
レインＤｐｔ上のみに出力配線導出用の電極コンタクト
窓Ｎｐを形成する（ ｎＭＯ８）ランジスタＴｎ２のド
レインＤｎ２上には形成しない）。なお、この際最終出
力段トランジスタＴｐ２ ｒ Ｔ ８２のソースＳｐ、
Ｓｎに対する電極コンタクト窓Ｎ１． Ｎ２及び図示以
外の領域の出力回路を構成するトランジスタや論理回路
を構成するトランジスタのソース、ドレインに対する電
極コンタクト窓は総て形成される。
出力型式、例えばｐチャネル・オープンドレイン出力型
に合った出力配線導出用電極コンタクト窓に対応するパ
ターンを具備した電極態形成用マスクを用い、通常のフ
ォト・リソグラフィ技術によ、！ｌｌ第４図（ロ）に示
すように最終出力段のｐＭＯＳトランジスタＴｐ２のド
レインＤｐｔ上のみに出力配線導出用の電極コンタクト
窓Ｎｐを形成する（ ｎＭＯ８）ランジスタＴｎ２のド
レインＤｎ２上には形成しない）。なお、この際最終出
力段トランジスタＴｐ２ ｒ Ｔ ８２のソースＳｐ、
Ｓｎに対する電極コンタクト窓Ｎ１． Ｎ２及び図示以
外の領域の出力回路を構成するトランジスタや論理回路
を構成するトランジスタのソース、ドレインに対する電
極コンタクト窓は総て形成される。
次いで該基板上に６己線材別層例えばＭ層を形成し、通
常のフォト・リソグラフィ技術によシ該Ｍ層のパクーニ
ングを行って、第４図（ハ）に示すようにソース配線し
及び出力配線Ｌ１ｏを形成する。なお出力配ＨＬｏは先
端に出カバノドＰを有し、他端が図に示すように９ＭＯ
８）ランジスタＴｐ２及びｎＭＯ３）ランジスタＴｎ２
のドレインＤＰｔ及びＤｎ２の上部に及んでいるので、
電極コンタクト窓Ｎｐを有する９ＭＯ８）ランジスタＴ
ｐ２のドレインＤｐ２は出力配線り、に接続され、該Ｉ
Ｃはｐチャネルオープンドレイン出力型となる。上記配
線形成に際して上記出力配線以外の各配線も同時に形成
される。
常のフォト・リソグラフィ技術によシ該Ｍ層のパクーニ
ングを行って、第４図（ハ）に示すようにソース配線し
及び出力配線Ｌ１ｏを形成する。なお出力配ＨＬｏは先
端に出カバノドＰを有し、他端が図に示すように９ＭＯ
８）ランジスタＴｐ２及びｎＭＯ３）ランジスタＴｎ２
のドレインＤＰｔ及びＤｎ２の上部に及んでいるので、
電極コンタクト窓Ｎｐを有する９ＭＯ８）ランジスタＴ
ｐ２のドレインＤｐ２は出力配線り、に接続され、該Ｉ
Ｃはｐチャネルオープンドレイン出力型となる。上記配
線形成に際して上記出力配線以外の各配線も同時に形成
される。
なお、第４図（イ）乃至（ハ）及び説明に於て、ウェル
コンタクト領域については省略した。
コンタクト領域については省略した。
第６図は上記配線形成を終った最終出力段部のＡ−Ａ’
矢視断面を示したもので、図中１はｐ型半導体基板、２
はｎウェル、３は層間絶縁膜、４はフィールド酸化膜、
５はｎ生型チャネル・カット領域、６はｐ十型チャネル
・カット領域、１４は薄い酸化膜、Ｔｐ２はｐＭＯＳト
ランジスタ、Ｔｈ２はｎＭＯ８）ランジスタ、Ｄｐ２は
ｐ型ドレイン領域、Ｄｎ２はｎ型ドレイン領域、Ｎｐは
電極コンタクト窓、ＬＯは出力配線を示す。
矢視断面を示したもので、図中１はｐ型半導体基板、２
はｎウェル、３は層間絶縁膜、４はフィールド酸化膜、
５はｎ生型チャネル・カット領域、６はｐ十型チャネル
・カット領域、１４は薄い酸化膜、Ｔｐ２はｐＭＯＳト
ランジスタ、Ｔｈ２はｎＭＯ８）ランジスタ、Ｄｐ２は
ｐ型ドレイン領域、Ｄｎ２はｎ型ドレイン領域、Ｎｐは
電極コンタクト窓、ＬＯは出力配線を示す。
なお上記配線形成後、該ＩＣ上には通常通りＰＳＧ等か
らなる表面保護膜が形成され、その信頼性が確保される
。
らなる表面保護膜が形成され、その信頼性が確保される
。
第７図は前記第１の方法に於て、最終出力段のｎＭＯ８
）ランジスタと９ＭＯ８）ランジスタが高耐圧化されて
いる一例の透視上面図（イ）、Ａ−Ａ’矢視断面図（ロ
）及びＢ−Ｂ’矢視断面図（ハ）である。
）ランジスタと９ＭＯ８）ランジスタが高耐圧化されて
いる一例の透視上面図（イ）、Ａ−Ａ’矢視断面図（ロ
）及びＢ−Ｂ’矢視断面図（ハ）である。
又、第８図は前記第１の方法に於て、最終出力段のｎＭ
Ｏ８）ランジスタとｐＭＯＳトランジスタが保証耐圧を
異にする場合、例えば９ＭＯ８）ランジスタが高耐圧化
されており、ｎＭＯＳトランジスタが通常耐圧を有して
いる一例（逆の場合もある）の透視上面図（イ）、Ａ−
Ａ’矢視断面図（ロ）及びＢ−Ｂ′矢視断面図（ハ）で
ある。
Ｏ８）ランジスタとｐＭＯＳトランジスタが保証耐圧を
異にする場合、例えば９ＭＯ８）ランジスタが高耐圧化
されており、ｎＭＯＳトランジスタが通常耐圧を有して
いる一例（逆の場合もある）の透視上面図（イ）、Ａ−
Ａ’矢視断面図（ロ）及びＢ−Ｂ′矢視断面図（ハ）で
ある。
又、第９図は前記第２の方法に於て、最終出力段のｎＭ
Ｏ３）ランジスタと９ＭＯ８）ランジスタが高耐圧化さ
れている一例の透視上面図（イ）、Ａ＝Ａ’矢視断面図
（ロ）及びＢ−Ｂ’矢視断面図０９である。
Ｏ３）ランジスタと９ＭＯ８）ランジスタが高耐圧化さ
れている一例の透視上面図（イ）、Ａ＝Ａ’矢視断面図
（ロ）及びＢ−Ｂ’矢視断面図０９である。
又、第１０図は前記第２の方法に於て最終出力段のｎＭ
Ｏ８）ランジスタと９ＭＯ８）ランジスタが保証耐圧を
異にする場合、例えばｐＭＯｓ）ランジスタが高耐圧化
されており、ｎＭＯ８）ランジスタが通常耐圧を有して
いる一例（逆の場合もある）の透視上面図（イ）、Ａ−
Ａ’矢視断面図（ロ）及びＢ−Ｂ′矢視断面図（ハ）で
ある。
Ｏ８）ランジスタと９ＭＯ８）ランジスタが保証耐圧を
異にする場合、例えばｐＭＯｓ）ランジスタが高耐圧化
されており、ｎＭＯ８）ランジスタが通常耐圧を有して
いる一例（逆の場合もある）の透視上面図（イ）、Ａ−
Ａ’矢視断面図（ロ）及びＢ−Ｂ′矢視断面図（ハ）で
ある。
そして、第７図、第８図、第９図、第１０図に於て、１
はｐ型半導体基鈑、２はｎウェル、３は層間絶縁膜、４
はフィールド酸化膜、５はｎ＋型チャネル・カット領域
、６はｐ十型チャネル・カット領域、７はｐ生型ソース
領域、８はｐ十型ドレイン領域、９は不純物濃度の低い
ｐ−型ドレイン領域、１０はｎ生型ソース領域、１１は
ｎ生型ドレイン領域、１２はｎ−型ドレイン領域、１３
はゲート酸化膜、１４は薄い酸化膜、Ｔｐ２−Ｈに高耐
圧ｐＭＯ８）ランジスタ、Ｔｎ２−Ｈは高耐圧ｎＭＯ３
）ランジスタ、Ｔｎ２は通常耐圧のｎＭＯｓトランジス
タ、ＧＬｔはゲート電極、Ｎｌ ｌ Ｎ、 Ｉ Ｎ、
、Ｎ、ＩＮｐは電極コンタクト窓、Ｌはソース配線、Ｉ
ＪＯ＋Ｌ１は出力配線を示す。
はｐ型半導体基鈑、２はｎウェル、３は層間絶縁膜、４
はフィールド酸化膜、５はｎ＋型チャネル・カット領域
、６はｐ十型チャネル・カット領域、７はｐ生型ソース
領域、８はｐ十型ドレイン領域、９は不純物濃度の低い
ｐ−型ドレイン領域、１０はｎ生型ソース領域、１１は
ｎ生型ドレイン領域、１２はｎ−型ドレイン領域、１３
はゲート酸化膜、１４は薄い酸化膜、Ｔｐ２−Ｈに高耐
圧ｐＭＯ８）ランジスタ、Ｔｎ２−Ｈは高耐圧ｎＭＯ３
）ランジスタ、Ｔｎ２は通常耐圧のｎＭＯｓトランジス
タ、ＧＬｔはゲート電極、Ｎｌ ｌ Ｎ、 Ｉ Ｎ、
、Ｎ、ＩＮｐは電極コンタクト窓、Ｌはソース配線、Ｉ
ＪＯ＋Ｌ１は出力配線を示す。
（ｇ） 発明の詳細
な説明したように、本発明によれば所望の出力型式のＩ
Ｃ即ちｎチャネル・オープンドレイン型のＭＩＳ Ｉ
Ｃ、成るいはｐチャネル・オープンドレイン型のＭＩＳ
ＩＣを、電極コンタクト窓を形成する際のマスク・
スライス成るいは配線を形成する際のマスク・スライス
によυ形成することができる。
Ｃ即ちｎチャネル・オープンドレイン型のＭＩＳ Ｉ
Ｃ、成るいはｐチャネル・オープンドレイン型のＭＩＳ
ＩＣを、電極コンタクト窓を形成する際のマスク・
スライス成るいは配線を形成する際のマスク・スライス
によυ形成することができる。
従ってユーザの所望する出力型式を有するＭＩＳＩＣを
、工程を煩雑化することなく、極めて短手番で供給する
ことができる。
、工程を煩雑化することなく、極めて短手番で供給する
ことができる。
第１図（イ）、（ロ）及び第２図（イ）、（口〕は本発
明の異なる実施例を回路図で表わした工程回路図、第３
図（イ）乃至（ハ）及び第４図（イ）乃至（ハ）は上記
異なる実施例を上面構造で示した工程上面図、第５図、
第６図は上記異なる実施例により形成されたＭＯＳ
ＩＣの要部（最終出力段）断面図、第７図、第８図。 図に於て、１はｐ型半導体基鈑、２はｎウェル、３は層
間絶縁膜、４はフィールド酸化膜、７はｐ＋型ソーオｔ
ｉＪ域、８ｉ１：ｐ＋型ドレイン領域、９はｐ−型ドレ
イン領域、１０はｎ生型ソース領域、１１はｎ生型ドレ
イン領域、１２はｎ−型ドレイン領域、１３はゲート酸
化膜、１４は薄い酸化膜、Ｔｐ２は最終出力段のｐＭＯ
Ｓトランジスタ、Ｔｐ２−Ｈは同シく高耐圧ｐＭＯ８）
ランジスタ、Ｔｎ２は最終出力段のｎＭＯ８）ランジス
タ、Ｔｎ２−Ｈは同じく高耐圧ｎＭＯ８）ランジスタ、
Ｓｐはｐ型ソース領域、Ｓｎはｎ型ソース領域、Ｄｐ、
はｐ型ドレイン領域、Ｄｎ２はｎ型ドレイン領域、Ｇは
ゲー）、ＧＬｔはゲート電極、Ｖｃｃは電源、Ｅは接地
、ＬＯｒ Ｌ Ｉ ｒ Ｌ ＊は出力配線、Ｐは出カッ
くラドを示す。 代理人２７．？、理士 松 岡 宏呵堝第 １ 図 （４） （
ロ）葛 ３ 図 兇 ４Ｉ２１ 差 ５ 明 第 ７ 図 第υ 図 丁ル２ 椰 ｑ 図 男１０ 図
明の異なる実施例を回路図で表わした工程回路図、第３
図（イ）乃至（ハ）及び第４図（イ）乃至（ハ）は上記
異なる実施例を上面構造で示した工程上面図、第５図、
第６図は上記異なる実施例により形成されたＭＯＳ
ＩＣの要部（最終出力段）断面図、第７図、第８図。 図に於て、１はｐ型半導体基鈑、２はｎウェル、３は層
間絶縁膜、４はフィールド酸化膜、７はｐ＋型ソーオｔ
ｉＪ域、８ｉ１：ｐ＋型ドレイン領域、９はｐ−型ドレ
イン領域、１０はｎ生型ソース領域、１１はｎ生型ドレ
イン領域、１２はｎ−型ドレイン領域、１３はゲート酸
化膜、１４は薄い酸化膜、Ｔｐ２は最終出力段のｐＭＯ
Ｓトランジスタ、Ｔｐ２−Ｈは同シく高耐圧ｐＭＯ８）
ランジスタ、Ｔｎ２は最終出力段のｎＭＯ８）ランジス
タ、Ｔｎ２−Ｈは同じく高耐圧ｎＭＯ８）ランジスタ、
Ｓｐはｐ型ソース領域、Ｓｎはｎ型ソース領域、Ｄｐ、
はｐ型ドレイン領域、Ｄｎ２はｎ型ドレイン領域、Ｇは
ゲー）、ＧＬｔはゲート電極、Ｖｃｃは電源、Ｅは接地
、ＬＯｒ Ｌ Ｉ ｒ Ｌ ＊は出力配線、Ｐは出カッ
くラドを示す。 代理人２７．？、理士 松 岡 宏呵堝第 １ 図 （４） （
ロ）葛 ３ 図 兇 ４Ｉ２１ 差 ５ 明 第 ７ 図 第υ 図 丁ル２ 椰 ｑ 図 男１０ 図
Claims (1)
- 【特許請求の範囲】 １、最終出力段にｎチャネルＭＩＳ）ランジスタとｐチ
ャネルＭＩＳ）ランジスタを形成しておき、いずれか一
方のＭＩＳ）ランジスタのドレインから導出する出力配
線を形成することにより、ｎチャネル・オープンドレイ
ン出力型あるいはｐチャネル・オープンドレイン出力型
の集積回路を形成する工程を有することを特徴とする半
導体装置の製造方法。 ２、最終出力段にｎチャネルＭＩＳ）ランジスタとｐチ
ャネルＭＩＳ）ランジスタを形成しておき、いずれか一
方のＭ Ｉ Ｓ ）ランジスクのドレインの上部にのみ
電極コンタクト窓を形成した後、ドレイン上部から延出
する出力配線を形成することによＦ）、ｎチャネル・オ
ープンドレイン出力型あるいはｐチャネル・オープンド
レイン出力型の集積回路を形成する工程を有することに
％徴とする半導体装置の製造方法。 ３、前記最終出力段のｎチャネルＭＩＳ）ランジスタ及
びｐチャネルＭＩＳ）ランジスタが、高耐圧化されたド
レイン領域を有してなることを特徴とする特許請求の範
囲第１項、第２項記載の半導体装置の製造方法。 ４、前記最終出力段のｎチャネルＭＩＳ）ランジスタと
ｐチャネルＭＩＳ）ランジスタが、保障耐圧を異にする
トランジスタからなることを特徴とする特許請求の範囲
第１項、第２項記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148901A JPS5939062A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置の製造方法 |
| EP83304813A EP0102795B1 (en) | 1982-08-27 | 1983-08-19 | A method of manufacturing a semiconductor device using the master slice technique |
| DE8383304813T DE3374492D1 (en) | 1982-08-27 | 1983-08-19 | A method of manufacturing a semiconductor device using the master slice technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148901A JPS5939062A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939062A true JPS5939062A (ja) | 1984-03-03 |
| JPH0114708B2 JPH0114708B2 (ja) | 1989-03-14 |
Family
ID=15463199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148901A Granted JPS5939062A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0102795B1 (ja) |
| JP (1) | JPS5939062A (ja) |
| DE (1) | DE3374492D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231353A (ja) * | 1984-04-28 | 1985-11-16 | Fujitsu Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| JPH01274454A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH1056065A (ja) * | 1997-06-02 | 1998-02-24 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JP2024069432A (ja) * | 2020-11-24 | 2024-05-21 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573488A (en) * | 1967-09-05 | 1971-04-06 | Rca Corp | Electrical system and lsi standard cells |
| US4223277A (en) * | 1978-12-27 | 1980-09-16 | Harris Corporation | Electrically alterable field effect transistor amplifier configuration |
-
1982
- 1982-08-27 JP JP57148901A patent/JPS5939062A/ja active Granted
-
1983
- 1983-08-19 EP EP83304813A patent/EP0102795B1/en not_active Expired
- 1983-08-19 DE DE8383304813T patent/DE3374492D1/de not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231353A (ja) * | 1984-04-28 | 1985-11-16 | Fujitsu Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| JPH01274454A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH1056065A (ja) * | 1997-06-02 | 1998-02-24 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JP2024069432A (ja) * | 2020-11-24 | 2024-05-21 | 株式会社東芝 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0102795A1 (en) | 1984-03-14 |
| JPH0114708B2 (ja) | 1989-03-14 |
| EP0102795B1 (en) | 1987-11-11 |
| DE3374492D1 (en) | 1987-12-17 |
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