JPS594068A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS594068A JPS594068A JP57113137A JP11313782A JPS594068A JP S594068 A JPS594068 A JP S594068A JP 57113137 A JP57113137 A JP 57113137A JP 11313782 A JP11313782 A JP 11313782A JP S594068 A JPS594068 A JP S594068A
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- JP
- Japan
- Prior art keywords
- region
- layer
- voltage
- integrated circuit
- island
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は集積回路がサイリスク構造を有する場合に生ず
るランチアップ現象を起しにくくするようにした集積回
路に関する （２）技術の背景 近時、アナログ−デジタル変換回路やデジタル−アナロ
グ変換回路を集積回路化したものが多く作られるように
なってきている。
るランチアップ現象を起しにくくするようにした集積回
路に関する （２）技術の背景 近時、アナログ−デジタル変換回路やデジタル−アナロ
グ変換回路を集積回路化したものが多く作られるように
なってきている。
このようなアナログ回路ではアナログ回路動作用の二つ
の電源の外に比較用グランド電源等を必要とする。また
、デジタル−アナログ変換回路等では基準電源も必要と
する。このように複数の電源を必要とするアナログ回路
を集積化し、例えば相補型の金属酸化物半導体（以下Ｃ
−ＭＯ３と記す）構成の集積回路を作製した場合には複
数の電源間でサイリスク構造を生じてラフチアツブ現象
が生ずることがあった。
の電源の外に比較用グランド電源等を必要とする。また
、デジタル−アナログ変換回路等では基準電源も必要と
する。このように複数の電源を必要とするアナログ回路
を集積化し、例えば相補型の金属酸化物半導体（以下Ｃ
−ＭＯ３と記す）構成の集積回路を作製した場合には複
数の電源間でサイリスク構造を生じてラフチアツブ現象
が生ずることがあった。
（３）従来技術と問題点
第１図は従来の（、−ＭＯ３構成の集積回路の一部側断
面図、第２図は第１図の等価回路であり、第１図におい
て１は例えばＮ型のシリコン基板でトランジスタＴｒ＋
はＰチャンネル構造でソースＳとドレインＤ用のＰ＋不
純物ドーピング領域２゜３が作られさらにゲートＧも形
成されている。
面図、第２図は第１図の等価回路であり、第１図におい
て１は例えばＮ型のシリコン基板でトランジスタＴｒ＋
はＰチャンネル構造でソースＳとドレインＤ用のＰ＋不
純物ドーピング領域２゜３が作られさらにゲートＧも形
成されている。
Ｎ４″領域４は基板コンタクト用のものである。
さらにＮチャンネル構造のトランジスタＴｒ２を構成す
るためにＮ−基板１にＰ型物質の島５を形成し、該島内
にＮ＋不純物ドーピング領域６．７がソースＳ及びドレ
インＤ用に形成される。Ｐ＋領域８は島５内の電位を保
持させるためのコンタクトである。
るためにＮ−基板１にＰ型物質の島５を形成し、該島内
にＮ＋不純物ドーピング領域６．７がソースＳ及びドレ
インＤ用に形成される。Ｐ＋領域８は島５内の電位を保
持させるためのコンタクトである。
上記構成において、Ｎ＋領域４に電圧ｖ１を、Ｐチャン
ネルトランジスタＴ ｒ ＋のソースＳ４こ電圧■２を
、ＮチャンネルトランジスタＴｒ２のソースＳに電圧ｖ
３を、Ｐ１領域８に電圧■４を加えるものとし、各電源
の電圧がＶｌ＞Ｖ２＞Ｖａ＞Ｖａの関係にあり、いま、
電圧■１と■４がオープン状態でＶ２及びＶａに電圧が
加えられたとすると、電圧ｖ２とｖ３間では第２図に示
すような等価回路のようにトランジスタＴｒｌソースの
Ｐ＋領域２一基板のＮ−領域１−島のＰ−領域５−トラ
ンジスタＴｒ２ソースのＮ＋領域６によってＰＮＰＮ接
合のサイリスク構成を生ずる。ここでＮ−領域１及びＰ
−領域５の電圧は不定であるため、例えば基板のＮ−領
域１とトランジスタＴｒ＋のソースＳのＰ＋領域２とが
順方向になる場合もあり得る。するとＰ＋領域２−Ｎ−
領域１（基板＞ −ｐ−領域５（島）のトランジスタは
「オン」状態となる。この状態では電圧Ｖ２に引っ張ら
れるためＮ−領域１−Ｐ−領域５−Ｎ＋領領域トランジ
スタＴｒ２のソースＳ）で構成するＮＰＮ領域も「オン
」状態となり、Ｐ＋領域２−Ｎ−領域１−Ｐ−領域５−
Ｎ＋領域６間、すなわち電圧Ｖ２と７３間では大電流が
流れる。このときの電圧条件はＶ２ Ｖｌ＞ＶＩＩＥ
またはＶａ−Ｖａ〉■ｇｐを満足した場合である。
ネルトランジスタＴ ｒ ＋のソースＳ４こ電圧■２を
、ＮチャンネルトランジスタＴｒ２のソースＳに電圧ｖ
３を、Ｐ１領域８に電圧■４を加えるものとし、各電源
の電圧がＶｌ＞Ｖ２＞Ｖａ＞Ｖａの関係にあり、いま、
電圧■１と■４がオープン状態でＶ２及びＶａに電圧が
加えられたとすると、電圧ｖ２とｖ３間では第２図に示
すような等価回路のようにトランジスタＴｒｌソースの
Ｐ＋領域２一基板のＮ−領域１−島のＰ−領域５−トラ
ンジスタＴｒ２ソースのＮ＋領域６によってＰＮＰＮ接
合のサイリスク構成を生ずる。ここでＮ−領域１及びＰ
−領域５の電圧は不定であるため、例えば基板のＮ−領
域１とトランジスタＴｒ＋のソースＳのＰ＋領域２とが
順方向になる場合もあり得る。するとＰ＋領域２−Ｎ−
領域１（基板＞ −ｐ−領域５（島）のトランジスタは
「オン」状態となる。この状態では電圧Ｖ２に引っ張ら
れるためＮ−領域１−Ｐ−領域５−Ｎ＋領領域トランジ
スタＴｒ２のソースＳ）で構成するＮＰＮ領域も「オン
」状態となり、Ｐ＋領域２−Ｎ−領域１−Ｐ−領域５−
Ｎ＋領域６間、すなわち電圧Ｖ２と７３間では大電流が
流れる。このときの電圧条件はＶ２ Ｖｌ＞ＶＩＩＥ
またはＶａ−Ｖａ〉■ｇｐを満足した場合である。
上記説明ではＶｌ、Ｖａを加えずＶ２．Ｖａの電圧を先
に印加した場合であるがその後電圧■１゜■４を加えて
ると上記した現象をトリガとしてラッチアップ現象が生
じ易くなる欠点を有していた。
に印加した場合であるがその後電圧■１゜■４を加えて
ると上記した現象をトリガとしてラッチアップ現象が生
じ易くなる欠点を有していた。
（４）発明の目的
本発明は上記した従来の欠点に鑑み、４（Ｉｌｉ１以上
の電源を必要とするＣ−ＭＯＳの如き集積回路にいて、
電源投入順序によらずラッチアンプ現象を生じ難くした
集積回路を提供することを目的とするものである。
の電源を必要とするＣ−ＭＯＳの如き集積回路にいて、
電源投入順序によらずラッチアンプ現象を生じ難くした
集積回路を提供することを目的とするものである。
（５）発明の構成
この目的は本発明によれば、少なくとも複数のＰＮ接合
部を有する集積回路において、上記複数のＰＮ接合部に
４個以上の電源が接続されたサイリスタ構造のＰ’Ｎ接
合部の通當高電位電源が接続される側から低電位電源が
接続される側に順方向のダイオードを接続してう・７チ
ア・ノブ現象を防止するようにしたことを特徴とする集
積回路によって達成される。
部を有する集積回路において、上記複数のＰＮ接合部に
４個以上の電源が接続されたサイリスタ構造のＰ’Ｎ接
合部の通當高電位電源が接続される側から低電位電源が
接続される側に順方向のダイオードを接続してう・７チ
ア・ノブ現象を防止するようにしたことを特徴とする集
積回路によって達成される。
（６）発明の実施例
以下、本発明の一実施例を第３図及び第４図について説
明する。
明する。
第３図は本発明の集積回路の側断面図、第４図は第３図
の等価回路を示すものであり、第１図及び第２図と同一
部分には同一符号を付して重複説明を省略する。電圧Ｖ
１が加えられるＮ＋領域４（シリコン基板１のコンタク
ト用で−Ｎ領域）とトランジスタＴｒ＋のソースＳであ
るＰ＋領域間に基板１を順方向とするダイオードＤ１を
構成する。該ダイオードはＮ−のシリコン基板１にＰ＋
領域の島１１ａを作り、該島１１ａ内にＮ＋領域９ａ、
及びＰ＋領域１０ａよりなるアノードとカソードを形成
すると共に上記したＰ＋領＠２とダイオードＤＩ内のＰ
＋領域１０ａを接続し、電圧ｖ１の与えられるＮ＋領域
４とダイオードＤ１内のＮ＋領領域を接続する。
の等価回路を示すものであり、第１図及び第２図と同一
部分には同一符号を付して重複説明を省略する。電圧Ｖ
１が加えられるＮ＋領域４（シリコン基板１のコンタク
ト用で−Ｎ領域）とトランジスタＴｒ＋のソースＳであ
るＰ＋領域間に基板１を順方向とするダイオードＤ１を
構成する。該ダイオードはＮ−のシリコン基板１にＰ＋
領域の島１１ａを作り、該島１１ａ内にＮ＋領域９ａ、
及びＰ＋領域１０ａよりなるアノードとカソードを形成
すると共に上記したＰ＋領＠２とダイオードＤＩ内のＰ
＋領域１０ａを接続し、電圧ｖ１の与えられるＮ＋領域
４とダイオードＤ１内のＮ＋領領域を接続する。
同様に電圧Ｖ３の加えられるトランジスタＴｒ２のソー
スＳ、すなわちＮ＋領域６と電圧■４の加えられる島５
とコンタク１〜を取るＰ＋領域８間にダイオードＤ２を
Ｎ＋領域６を順方向として形成する。
スＳ、すなわちＮ＋領域６と電圧■４の加えられる島５
とコンタク１〜を取るＰ＋領域８間にダイオードＤ２を
Ｎ＋領域６を順方向として形成する。
すなわち、基板ｌに島となるＰ＋領域１１ｂを形成し、
該島内にアノード及びカソードとなるＮ＋領域９ｂとＰ
＋領域１０ｂを形成し、上記したＮ＋領域６とダイオー
ドＤ２内のＮ＋領領域ｂ間を接続し、電圧■４の加えら
れるＰ＋領域８とダイオードＤ２内のＰ＋領域１０ｂを
接続させる。
該島内にアノード及びカソードとなるＮ＋領域９ｂとＰ
＋領域１０ｂを形成し、上記したＮ＋領域６とダイオー
ドＤ２内のＮ＋領領域ｂ間を接続し、電圧■４の加えら
れるＰ＋領域８とダイオードＤ２内のＰ＋領域１０ｂを
接続させる。
かくすれば、第４図の等価回路で示すような集積回路が
得られる。
得られる。
このようなＣ−ＭＯ３構成の半導体装置では上記したダ
イオードをＣ−ＭＯ３半導体と同一プロセス内で同時に
形成できることば明らかである。
イオードをＣ−ＭＯ３半導体と同一プロセス内で同時に
形成できることば明らかである。
上記実施例ではＮ型シリコン基板上に（、−ＭＯＳを構
成した場合について述べたがＰ型シリコン基板上にＣ−
ＭＯＳを構成させた場合にもダイオードを同時形成させ
てランチアンプ現象を生じないようにすることが可能で
ある。さらにＣ−Ｍ、Ｏ３構成に限らず例えばＰＮ接合
部で構成される抵抗器容量等を集積化した場合でも、そ
の構成においてサイリスク構成を形成するものに本発明
を適用し得ることは明らかである。
成した場合について述べたがＰ型シリコン基板上にＣ−
ＭＯＳを構成させた場合にもダイオードを同時形成させ
てランチアンプ現象を生じないようにすることが可能で
ある。さらにＣ−Ｍ、Ｏ３構成に限らず例えばＰＮ接合
部で構成される抵抗器容量等を集積化した場合でも、そ
の構成においてサイリスク構成を形成するものに本発明
を適用し得ることは明らかである。
上述の如き構成によればＶ２−Ｖ＋≦ＶＪＩＥ 。
Ｖ３−Ｖａ≦ＶＩＩＥの条件が満足されればＰＮＰＮの
サイリスク構成でも電圧ｖ２とＶ３の加える領域間にダ
イオードＤ１とＤ２の作用で大電流が流れることはない
。
サイリスク構成でも電圧ｖ２とＶ３の加える領域間にダ
イオードＤ１とＤ２の作用で大電流が流れることはない
。
（７）発明の効果
以上、詳細に説明したように本発明の集積回路によれば
ランチアンプ現象を生じない集積回路を提供しうる特徴
を有する。
ランチアンプ現象を生じない集積回路を提供しうる特徴
を有する。
第１図は従来の集積回路の側断面図、第２図は第１図の
等価回路、第３菌は本発明の集積回路の側断面図、第４
図は第３図の等価回路である。 １・・・シリコン基板、 ２．３・・・Ｐ＋不純物ドー
ピング領域、 ４・・・Ｎ＋領領域 ５・・・島、 ６
．７・・・Ｎ＋不純物ドーピング領域、 ８・・・Ｐ＋
領域、 ９ａ、９ｂ・・・Ｎ＋領領域 ｌｌａ、１ｌｂ
−・・島。 特許出願人 富士通株式会社
等価回路、第３菌は本発明の集積回路の側断面図、第４
図は第３図の等価回路である。 １・・・シリコン基板、 ２．３・・・Ｐ＋不純物ドー
ピング領域、 ４・・・Ｎ＋領領域 ５・・・島、 ６
．７・・・Ｎ＋不純物ドーピング領域、 ８・・・Ｐ＋
領域、 ９ａ、９ｂ・・・Ｎ＋領領域 ｌｌａ、１ｌｂ
−・・島。 特許出願人 富士通株式会社
Claims (1)
- 少なくとも複数のＰＮ接合部を有する集積回路において
、上記複数のＰＮ接合部に４個以上の電源が接続された
サイリスク構造のＰＮ接合部の通常高電位電源が接続さ
れる側から低電位電源が接続される側に順方向のダイオ
ードを接続してラッチアップ現象を防止するようにした
ことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113137A JPS594068A (ja) | 1982-06-30 | 1982-06-30 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113137A JPS594068A (ja) | 1982-06-30 | 1982-06-30 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594068A true JPS594068A (ja) | 1984-01-10 |
| JPS6244426B2 JPS6244426B2 (ja) | 1987-09-21 |
Family
ID=14604490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113137A Granted JPS594068A (ja) | 1982-06-30 | 1982-06-30 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509585B2 (en) * | 2000-03-20 | 2003-01-21 | Winbond Electronics Corp. | Electrostatic discharge protective device incorporating silicon controlled rectifier devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211880A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
-
1982
- 1982-06-30 JP JP57113137A patent/JPS594068A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211880A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509585B2 (en) * | 2000-03-20 | 2003-01-21 | Winbond Electronics Corp. | Electrostatic discharge protective device incorporating silicon controlled rectifier devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244426B2 (ja) | 1987-09-21 |
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