JPS594080A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
- Publication number
- JPS594080A JPS594080A JP57112977A JP11297782A JPS594080A JP S594080 A JPS594080 A JP S594080A JP 57112977 A JP57112977 A JP 57112977A JP 11297782 A JP11297782 A JP 11297782A JP S594080 A JPS594080 A JP S594080A
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- Japan
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- well
- substrate
- conductivity type
- concentration impurity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯ８型半導体装置及びその製造方法に係わ
り、特にケ゛−トを共通接続するＣ −ＭＯＳインバー
タ素子及びその製造方法に関する。
り、特にケ゛−トを共通接続するＣ −ＭＯＳインバー
タ素子及びその製造方法に関する。
従来、Ｃ−ＭＯＳインバータ素子は、第１図に示す如く
例えばｎ型Ｓｔ基板Ｉ中のｐ型ウェル２の表面に形成さ
れたｎチャネルＭＯＳ ）ランジスタ３と、ウェル２外
に形成されたｐティネルＭＯＳトランジスタ４とから構
成されている。ｎチャネルトランジスタ３のダート７と
ｐチャネルトランジスタ４０ケ゛−トＩＯとを接続して
入力端子Ａが構成され、ｎチャネルトランジスタ３のド
レイン６とｐチャネルトランジスタ４０ソース８とを接
続して出力端子Ｂが構成されている。また、ｎティネル
トランジスタ３０ンース５は低電位電源（ＧＮＤ ）端
子Ｃに接続され、ｐティネルトランジスタ４のドレイン
９は高電位電源（ｖＤＤ）端子りに接続されている。な
お、この素子の回路構成図を第２図に示す。
例えばｎ型Ｓｔ基板Ｉ中のｐ型ウェル２の表面に形成さ
れたｎチャネルＭＯＳ ）ランジスタ３と、ウェル２外
に形成されたｐティネルＭＯＳトランジスタ４とから構
成されている。ｎチャネルトランジスタ３のダート７と
ｐチャネルトランジスタ４０ケ゛−トＩＯとを接続して
入力端子Ａが構成され、ｎチャネルトランジスタ３のド
レイン６とｐチャネルトランジスタ４０ソース８とを接
続して出力端子Ｂが構成されている。また、ｎティネル
トランジスタ３０ンース５は低電位電源（ＧＮＤ ）端
子Ｃに接続され、ｐティネルトランジスタ４のドレイン
９は高電位電源（ｖＤＤ）端子りに接続されている。な
お、この素子の回路構成図を第２図に示す。
ところで、この種の素子では第１図からも判るように１
つのインバータが基板上で占める面を同一基板上に集積
化する場合、上記素子占有面積の大きさが微細化及び高
密度化を妨げる大きな要因となっていた。
つのインバータが基板上で占める面を同一基板上に集積
化する場合、上記素子占有面積の大きさが微細化及び高
密度化を妨げる大きな要因となっていた。
本発明の目的は、Ｃ−ＭＯｓトランジスタ素子の素子占
有面積を小さくすることができ、微細化及び高密度化を
はかシ得るＭＯＳ型半導体装置を提供することにある。
有面積を小さくすることができ、微細化及び高密度化を
はかシ得るＭＯＳ型半導体装置を提供することにある。
また本発明の他の目的は、特殊な技術を要することなく
上記装置を容易に実現できるＭＯＳ型半導体装置の製造
方法を提供する仁とにある。
上記装置を容易に実現できるＭＯＳ型半導体装置の製造
方法を提供する仁とにある。
本発明の骨子はＣ−ＭＯＳ ｌ−ランノスタを３次元的
に形成しそれぞれのｒ−計電極を共通接続することにあ
る。
に形成しそれぞれのｒ−計電極を共通接続することにあ
る。
すなわち、本発明は、Ｃ−ＭＯＳトランジスタからなる
ＭＯＳ型半導体装置において、第１導電型の半導体基板
上に成長形成された第１導電型のエピタキシャル層と、
上記基板中の一部に設けられた第２導電型の第１のウェ
ルと、上記エピタキシャル層片の一部に上記第１のウェ
ルに接するよう設けられた第２導電型の第２のウェルと
、これら第１及び第２のウェルにそれぞれ設けられた第
１導電型の高濃度不純物層と、前記基板及び工げタキシ
ャル層にそれぞれ設けられた第２導電型の高濃度不純物
層と、上記名高。
ＭＯＳ型半導体装置において、第１導電型の半導体基板
上に成長形成された第１導電型のエピタキシャル層と、
上記基板中の一部に設けられた第２導電型の第１のウェ
ルと、上記エピタキシャル層片の一部に上記第１のウェ
ルに接するよう設けられた第２導電型の第２のウェルと
、これら第１及び第２のウェルにそれぞれ設けられた第
１導電型の高濃度不純物層と、前記基板及び工げタキシ
ャル層にそれぞれ設けられた第２導電型の高濃度不純物
層と、上記名高。
旋回不純物層にそれぞれ接するよう前記エピタキシャル
層及び基板に設けられた穴部と、この穴部にダート絶縁
膜を介して設けられたダート電極とを具備してなるもの
である。
層及び基板に設けられた穴部と、この穴部にダート絶縁
膜を介して設けられたダート電極とを具備してなるもの
である。
また、本発明は上記ＭＯＳ型半導体装置を製造するに際
し、第１導電型の半導体基板中の一部に第２導電型の第
１のつ為ルを形成し、該ウェルの表層に第１導電型の第
１の高濃度不純物層を形成し、かつ上記基板の表層に第
２導電型の第２の高濃度不純物層を形成したのち、前記
基板上に第１導電型のエビタキシイル層を成長形成し該
エピタキシャル層中に前記第１のウェルと接するよう第
２導電型の第２のウェルを形成し、この第２のウェルの
表層に第１導電型の第３の高濃度不純物層を形成し、か
つ上記エビタキシイル層の表層に第２導電型の第４の高
濃度不純物層を形成し、次いで上記エピタキシャル層の
表面から前記基板に至る深さまで前記第１乃至第４の高
濃度不純物層にそれぞれ接する穴部を形成し、しかるの
ち上記穴部にダート絶縁膜を介してｒ−計電極を形成す
るようにした方法である。
し、第１導電型の半導体基板中の一部に第２導電型の第
１のつ為ルを形成し、該ウェルの表層に第１導電型の第
１の高濃度不純物層を形成し、かつ上記基板の表層に第
２導電型の第２の高濃度不純物層を形成したのち、前記
基板上に第１導電型のエビタキシイル層を成長形成し該
エピタキシャル層中に前記第１のウェルと接するよう第
２導電型の第２のウェルを形成し、この第２のウェルの
表層に第１導電型の第３の高濃度不純物層を形成し、か
つ上記エビタキシイル層の表層に第２導電型の第４の高
濃度不純物層を形成し、次いで上記エピタキシャル層の
表面から前記基板に至る深さまで前記第１乃至第４の高
濃度不純物層にそれぞれ接する穴部を形成し、しかるの
ち上記穴部にダート絶縁膜を介してｒ−計電極を形成す
るようにした方法である。
以下、本発明の詳細を第３図（、）〜（ｄ）を参照して
説明する。
説明する。
まず、第３図（、）に示す如くｎ型半導体基板ＩＩの一
部にｐ型の第１のウェル１２ｆ形成し、このウェル１２
０表層にｎ型の第１の＾濃度不純物層Ｚ３を形成すると
共に、基板ＩＩの表層にｐ型の第２の高濃度不純物）＠
Ｚ ４を形成する。
部にｐ型の第１のウェル１２ｆ形成し、このウェル１２
０表層にｎ型の第１の＾濃度不純物層Ｚ３を形成すると
共に、基板ＩＩの表層にｐ型の第２の高濃度不純物）＠
Ｚ ４を形成する。
次いで、気相成長法等によシ基板りｌ上に第３図（ｂ）
に示す如くエピタキシャル層ｚ５を成長し、このエピタ
キシャル層Ｉ５の一部に前記ウェル１２と接するようｐ
型の第２のウェル１６を形成する。そして、第２のウェ
ルＩ６の表層にｎ型の第３の高濃度不純物層１７を形成
すると共に、エピタキシ１ル層Ｉ６の表層にｐ型の第４
の高濃度不純物層Ｉ８を形成する。次いで、第３図（ｃ
）に示す如く前記第１乃至第４の高濃度不純物層１３，
１４，１７．１８の一部を含みエピタキシ丁ル層Ｉ５及
び基板１１を一部エッチングし、穴部１９ｆ形成し、こ
の穴部Ｚ９の底部に素子分離用の絶縁膜２０を埋め込む
。次いで、第３図（ｄ）に示す如く穴部側面及び試料表
面にダート絶縁膜２１を形成したのち、穴部１９にケ゛
−ト寛極２２を埋め込む。かくして、第１及び第３の高
濃度不純物層１３．１７とダート電極２２とからｎテヤ
ルＭＯ８）う／ジスタが構成され、第２及び第４の画濃
度不純物Ｎ１４゜１８とダート電極２２とからｐチャネ
ルＭＯ８トランジスタが構成されることになる。さらに
、第１及び第２の尚濃度不純物層１３．１４を接続する
ことによυ、Ｃ−ＭＯＳインバータが構成されることに
なる。
に示す如くエピタキシャル層ｚ５を成長し、このエピタ
キシャル層Ｉ５の一部に前記ウェル１２と接するようｐ
型の第２のウェル１６を形成する。そして、第２のウェ
ルＩ６の表層にｎ型の第３の高濃度不純物層１７を形成
すると共に、エピタキシ１ル層Ｉ６の表層にｐ型の第４
の高濃度不純物層Ｉ８を形成する。次いで、第３図（ｃ
）に示す如く前記第１乃至第４の高濃度不純物層１３，
１４，１７．１８の一部を含みエピタキシ丁ル層Ｉ５及
び基板１１を一部エッチングし、穴部１９ｆ形成し、こ
の穴部Ｚ９の底部に素子分離用の絶縁膜２０を埋め込む
。次いで、第３図（ｄ）に示す如く穴部側面及び試料表
面にダート絶縁膜２１を形成したのち、穴部１９にケ゛
−ト寛極２２を埋め込む。かくして、第１及び第３の高
濃度不純物層１３．１７とダート電極２２とからｎテヤ
ルＭＯ８）う／ジスタが構成され、第２及び第４の画濃
度不純物Ｎ１４゜１８とダート電極２２とからｐチャネ
ルＭＯ８トランジスタが構成されることになる。さらに
、第１及び第２の尚濃度不純物層１３．１４を接続する
ことによυ、Ｃ−ＭＯＳインバータが構成されることに
なる。
本発明によれば、同一のケ９−ト電極を介してｎチャネ
ル及びｐチャネルの各ＭＯ８）ランジスタが向い合うよ
う３次元的に構成されるので、これら一対のＭＯＳトラ
ンジスタの素子占有面積を大幅に小さくすることができ
る。このため、ＭＯ８型半導体装置の微細化及び商密度
化をはかることができる。また、特殊な技術を要するこ
となく、現在実用化されている公知の製造技術によシ容
易に実現することが可能である。
ル及びｐチャネルの各ＭＯ８）ランジスタが向い合うよ
う３次元的に構成されるので、これら一対のＭＯＳトラ
ンジスタの素子占有面積を大幅に小さくすることができ
る。このため、ＭＯ８型半導体装置の微細化及び商密度
化をはかることができる。また、特殊な技術を要するこ
となく、現在実用化されている公知の製造技術によシ容
易に実現することが可能である。
第４図（−）〜（ｇ）は本発明の一実施例に係わるＣ−
ＭＯＳインバータ製造製造工水す断面図である。
ＭＯＳインバータ製造製造工水す断面図である。
まず、第４図（−）に示す如くｎ型別基板４１の一部表
層にｐ型ウェル（第１のウェル）４２を形成し、このウ
ェル４２０表１鉛にれ崩（第１の高濃度不純物層）４３
を形成する。そして、ｐ型ウェル４２の両列側の基板４
Ｉの表面にｐ＋）ｔ４（第２の高濃度不純物）−） ４
ｎをそれぞれ形成する。次いで、気相成長法を用い第４
図（ｂＪに示す如く基板４１上にｎ型Ｓ１工ピタキシτ
ル層４５ｆ：成長形成し、こ６工ビタキシτル層４５の
一部に前記ｐ型ウェル４２と連接するｐ型ウェル（第２
のウェル）４６を形成する。その後、ｐ型ウェル４６０
表面にｎ＋層（第３の高濃度不純物層）４７を形成し、
ｐ型ウェル４６の外ｉｔ＋＋の基板４１の表面にｐ＋層
（第４の高濃度不純物１ｍ ） ａ ｓをそれぞれ形成
する。なお、図中４９はフィールド酸化膜であシ、この
フィールド酸化膜４９によシ上記層層４７を２つに分離
している。
層にｐ型ウェル（第１のウェル）４２を形成し、このウ
ェル４２０表１鉛にれ崩（第１の高濃度不純物層）４３
を形成する。そして、ｐ型ウェル４２の両列側の基板４
Ｉの表面にｐ＋）ｔ４（第２の高濃度不純物）−） ４
ｎをそれぞれ形成する。次いで、気相成長法を用い第４
図（ｂＪに示す如く基板４１上にｎ型Ｓ１工ピタキシτ
ル層４５ｆ：成長形成し、こ６工ビタキシτル層４５の
一部に前記ｐ型ウェル４２と連接するｐ型ウェル（第２
のウェル）４６を形成する。その後、ｐ型ウェル４６０
表面にｎ＋層（第３の高濃度不純物層）４７を形成し、
ｐ型ウェル４６の外ｉｔ＋＋の基板４１の表面にｐ＋層
（第４の高濃度不純物１ｍ ） ａ ｓをそれぞれ形成
する。なお、図中４９はフィールド酸化膜であシ、この
フィールド酸化膜４９によシ上記層層４７を２つに分離
している。
次に、ドライエツチング法を用い第４図（ｄ）に示す如
くエビクキシャル層４５及び基板４１を一部エッチング
し、穴部５０を形成する。ここで、上記穴部５０は前記
層層４３．４７及び２層４４．４８に接するよう形成さ
れる。また、＋ 第４図（ｄ）に示す工程までの試料の平面図を第５図（
ａ）に示す。第４図（ｄ）は第５図（、）の矢視Ａ−Ａ
断面に対応するものである。
くエビクキシャル層４５及び基板４１を一部エッチング
し、穴部５０を形成する。ここで、上記穴部５０は前記
層層４３．４７及び２層４４．４８に接するよう形成さ
れる。また、＋ 第４図（ｄ）に示す工程までの試料の平面図を第５図（
ａ）に示す。第４図（ｄ）は第５図（、）の矢視Ａ−Ａ
断面に対応するものである。
記穴部５０の底部に素子分離のためのＳｉＯ２膜（絶縁
膜）５Ｚを埋め込む。続いて、熱酸化法を用い試料板面
及び穴部側面にダート酸化膜５２を形成する。次いで、
上記穴部５０に第４図（ｆ）に示す如く一部が試料表面
に突出するより多結晶シリコン膜（ケ゛−ト電極）５３
を埋め込む。この後、第４図（ｇ）に示す如く菓子保護
膜５４を堆積し、この保膿膜５４に所望のコンタクトホ
ールを形成し、さらにＡＡ配線膜５５を堆積することに
よって、Ｃ−ＭＯＳインバータが構成される。この状態
の平面図葡第５図（ｂ）に示す。
膜）５Ｚを埋め込む。続いて、熱酸化法を用い試料板面
及び穴部側面にダート酸化膜５２を形成する。次いで、
上記穴部５０に第４図（ｆ）に示す如く一部が試料表面
に突出するより多結晶シリコン膜（ケ゛−ト電極）５３
を埋め込む。この後、第４図（ｇ）に示す如く菓子保護
膜５４を堆積し、この保膿膜５４に所望のコンタクトホ
ールを形成し、さらにＡＡ配線膜５５を堆積することに
よって、Ｃ−ＭＯＳインバータが構成される。この状態
の平面図葡第５図（ｂ）に示す。
ここで、第４図（ｇ）は第５図（ｂ）の矢視Ｂ−Ｂ断面
に対応している。また、基板４１中のｐＪｆｉ４４はＧ
ＮＤ電源に接続するため、コンタクトホールを介してＡ
／＝配線膜５６に接続される。同様にｐ型ウェル４２中
のｎｌ脅４３は”ＤＩ、電源に接続するため、コンタク
トホール合弁してｋｔ配縁膜５７に接続されるものとな
っている。
に対応している。また、基板４１中のｐＪｆｉ４４はＧ
ＮＤ電源に接続するため、コンタクトホールを介してＡ
／＝配線膜５６に接続される。同様にｐ型ウェル４２中
のｎｌ脅４３は”ＤＩ、電源に接続するため、コンタク
トホール合弁してｋｔ配縁膜５７に接続されるものとな
っている。
かくして本実施例によれば、ｎ層４．１．４７ランジス
タと、１層４４．４８及びダート電極５３からなるｐチ
ャネルＭＯ８トランジースタとが、同一のダート電極５
３を共有して構成され、かつ互いに対向する形に３次元
的に構成されるので、素子占有面積の極めて小さいＣ−
ＭＯＳインバータが実現できる。このため、多数のＣ−
ＭＯＳインバータを集積化してなるＭＯ８型半導体装置
の微組化及び高密度化に寄与し得る等の効果を奏する。
タと、１層４４．４８及びダート電極５３からなるｐチ
ャネルＭＯ８トランジースタとが、同一のダート電極５
３を共有して構成され、かつ互いに対向する形に３次元
的に構成されるので、素子占有面積の極めて小さいＣ−
ＭＯＳインバータが実現できる。このため、多数のＣ−
ＭＯＳインバータを集積化してなるＭＯ８型半導体装置
の微組化及び高密度化に寄与し得る等の効果を奏する。
また、特殊な技術を必要とすることもなく、公知の製造
技術を用いるのみで容易に実現し得る等の利点がある。
技術を用いるのみで容易に実現し得る等の利点がある。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記ｎ型ｓｉ基板の代りにｐ型Ｓｔ基板を
用いてもよいのは勿論のことで１７、さらに８１以外の
半導体基板を用いることも可能である。ま７ｊ、Ｃ−Ｍ
ＯＳインバータに限らず、ダート電極を共通接続する各
種のＣ−ＭＯ８素子に適用できるのも勿論のことである
。その他、本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
い。例えば、前記ｎ型ｓｉ基板の代りにｐ型Ｓｔ基板を
用いてもよいのは勿論のことで１７、さらに８１以外の
半導体基板を用いることも可能である。ま７ｊ、Ｃ−Ｍ
ＯＳインバータに限らず、ダート電極を共通接続する各
種のＣ−ＭＯ８素子に適用できるのも勿論のことである
。その他、本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
第１図は従来のＣ−ＭＯＳインバータの素子構造を示す
断面図、第２図は上記Ｃ−ＭＯＳインバータの回路構成
図、第３図（ａ）〜（ｄ）は本発明の詳細な説明するた
めの工程断面図、第４図（、）〜優）は本発明の一実施
例に係わるＣ −ＭＯＳインバータ製造工程を示す断面
図、第５図（、） （ｂ）は上記実施例を説明するため
のもので第５図（−）は第４図（ｄ）の工程図に対応す
る平面図、第５図（ｂ）は第４図優）の工程図に対応す
る平面図である。 １１．４１・・・８１基板（半導体基板）、Ｚ２゜４２
・・・ｐ型ウェル（第１のウェル）、１３゜４３・・・
ｎ層（第１の高濃度不純物層）、１４゜４４・・・ｐ層
（第２の高濃度不純物層）、１５゜４５・・・ｎ型エピ
タキシャル層、１６．４６・・・ｐ型ウェル（第２のウ
ェル）、１７．４７・・・層層（第３の高濃度不純物層
）、１８．４８・・・Ｉ） Ｉｔｉｌ（第４の高濃度不
純物層）、１９．５０・・・穴部、２０．５１・・・Ｓ
ｉＯ２膜（絶縁膜）、２１．５２・・・ダート絶縁膜、
２２．５３・・・多結晶シリコン膜（ゲート電極）、４
９・・・フィールド酸化膜、５４・・・素子保護膜、５
５．５６．５７・・臼ａ配線膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ｉ！４図 第４図 第５図
断面図、第２図は上記Ｃ−ＭＯＳインバータの回路構成
図、第３図（ａ）〜（ｄ）は本発明の詳細な説明するた
めの工程断面図、第４図（、）〜優）は本発明の一実施
例に係わるＣ −ＭＯＳインバータ製造工程を示す断面
図、第５図（、） （ｂ）は上記実施例を説明するため
のもので第５図（−）は第４図（ｄ）の工程図に対応す
る平面図、第５図（ｂ）は第４図優）の工程図に対応す
る平面図である。 １１．４１・・・８１基板（半導体基板）、Ｚ２゜４２
・・・ｐ型ウェル（第１のウェル）、１３゜４３・・・
ｎ層（第１の高濃度不純物層）、１４゜４４・・・ｐ層
（第２の高濃度不純物層）、１５゜４５・・・ｎ型エピ
タキシャル層、１６．４６・・・ｐ型ウェル（第２のウ
ェル）、１７．４７・・・層層（第３の高濃度不純物層
）、１８．４８・・・Ｉ） Ｉｔｉｌ（第４の高濃度不
純物層）、１９．５０・・・穴部、２０．５１・・・Ｓ
ｉＯ２膜（絶縁膜）、２１．５２・・・ダート絶縁膜、
２２．５３・・・多結晶シリコン膜（ゲート電極）、４
９・・・フィールド酸化膜、５４・・・素子保護膜、５
５．５６．５７・・臼ａ配線膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ｉ！４図 第４図 第５図
Claims (2)
- （１）第１導電型の半導体基板上に成長形成された第１
導電型のエピタキシャル層と、上記基板中の一部に設け
られた第２導電型の第１のウェルと、上記エピタキシャ
ル層中の一部に上記第１のウェルに接するよう設けられ
た第２導電型の第２のウェルと、これら第１及び第２の
ウェルにそれぞれ設けられた第１導電型の高濃度不純物
層と、前記基板及びエピタキシャル層にそれぞれ設けら
れた第２導電型の高濃度不純物層と、上記各高濃度不純
物層にそれぞれ接するよう前記エビタキシイル層及び基
板に設けられた穴部と、この穴部にゲート絶縁膜を介し
て設けられたダート電極とを具備してなることを特徴と
するＭＯ８半導体装置。 - （２）第１導電型の半導体基板中の一部に第２導電型の
第１のウェルを形成する工程と、上記第１のウェルの表
層に第１導電型の第１の高濃度不純物層を形成する工程
と、上記基板の表層に第２導電型の第２の高濃度不純物
層を形成する工程と、次いで前記基板上に第１導電型の
エピタキシャル層を成長形成し該エピタキシャル層中に
前記第１のウェルと接するよう第２導電型の第２のウェ
ルを形成する工程と、上記第２のウェルの表層に第１導
電型の第３の高濃度不純物層を形成する工程と、上記エ
ビタキシ１ル層の表層に第２導電型の第４の高濃度不純
物層を形成する工程と、次いで前記エピタキシャル層の
表面から前記基板に至る深さまで前記第１乃至第４の高
濃度不純物層にそれぞれ接する穴部を形成する工程と、
次いで上記穴部にケ゛−ト絶縁膜を介してダート電極を
形成する工程とを具備したことを特徴とするＭＯ８型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112977A JPS594080A (ja) | 1982-06-30 | 1982-06-30 | Ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112977A JPS594080A (ja) | 1982-06-30 | 1982-06-30 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594080A true JPS594080A (ja) | 1984-01-10 |
Family
ID=14600300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112977A Pending JPS594080A (ja) | 1982-06-30 | 1982-06-30 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594080A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4902637A (en) * | 1986-03-03 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a three-dimensional type semiconductor device |
| JPH05166094A (ja) * | 1991-04-30 | 1993-07-02 | Mitsubishi Corp | 主要道路交通信号ローカルコントローラ |
| US5302542A (en) * | 1992-05-06 | 1994-04-12 | Kabushiki Kaisha Toshiba | Method of making a semiconductor memory device |
| US5391505A (en) * | 1993-11-01 | 1995-02-21 | Lsi Logic Corporation | Active device constructed in opening formed in insulation layer and process for making same |
| KR100396432B1 (ko) * | 2001-09-10 | 2003-09-02 | 주식회사 미뉴타텍 | 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법 |
-
1982
- 1982-06-30 JP JP57112977A patent/JPS594080A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4902637A (en) * | 1986-03-03 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a three-dimensional type semiconductor device |
| JPH05166094A (ja) * | 1991-04-30 | 1993-07-02 | Mitsubishi Corp | 主要道路交通信号ローカルコントローラ |
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| US5523600A (en) * | 1993-11-01 | 1996-06-04 | Lsi Logic Corporation | Active device constructed in opening formed in insulation layer |
| KR100396432B1 (ko) * | 2001-09-10 | 2003-09-02 | 주식회사 미뉴타텍 | 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법 |
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