JPS6091663A - ＢｉＭＯＳ素子 - Google Patents
ＢｉＭＯＳ素子Info
- Publication number
- JPS6091663A JPS6091663A JP58200153A JP20015383A JPS6091663A JP S6091663 A JPS6091663 A JP S6091663A JP 58200153 A JP58200153 A JP 58200153A JP 20015383 A JP20015383 A JP 20015383A JP S6091663 A JPS6091663 A JP S6091663A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- region
- grown
- oxide film
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＳＯ８基板上に、ＭＯＳ）ランジスタ及びＢ
ｉｐｏｌａ）ランジスタが構成された３１０ＭＯ３半導
体素子に関する０最近・０ＭＯ３の省エネルギーと、Ｅ
ｉｐｏｌａの負荷特性の両方の長所を合せもった素子と
して、Ｂ１０ＭＯ３集積回路が注目されている。ところ
が、従来のシリコンバルクウェハー上に、形成されたＢ
１０ＭＯＳ素子に於いては、０ＭＯ３の方に力点を置い
ているものが多く、Ｂｉｐｏｌａ素子の特性に問題かあ
った◇又、これは製造工程が画素子間で、大きく異なる
ため、両者にとって最適な条件を達成出来なかったため
である。そこで、本発明は、従来、特性上犠牲にして来
て、ＢｉｐＯＩＩＬ素子の特性を落とすことなく、同時
に、０ＭＯ８素子も、ＳＯＳ基板上に構成することによ
り寄生容量の少ない低パワー、高速素子にするものであ
る。
ｉｐｏｌａ）ランジスタが構成された３１０ＭＯ３半導
体素子に関する０最近・０ＭＯ３の省エネルギーと、Ｅ
ｉｐｏｌａの負荷特性の両方の長所を合せもった素子と
して、Ｂ１０ＭＯ３集積回路が注目されている。ところ
が、従来のシリコンバルクウェハー上に、形成されたＢ
１０ＭＯＳ素子に於いては、０ＭＯ３の方に力点を置い
ているものが多く、Ｂｉｐｏｌａ素子の特性に問題かあ
った◇又、これは製造工程が画素子間で、大きく異なる
ため、両者にとって最適な条件を達成出来なかったため
である。そこで、本発明は、従来、特性上犠牲にして来
て、ＢｉｐＯＩＩＬ素子の特性を落とすことなく、同時
に、０ＭＯ８素子も、ＳＯＳ基板上に構成することによ
り寄生容量の少ない低パワー、高速素子にするものであ
る。
第１図に１本発明のＢ１ＭＯＳ素子の構造を示す。サフ
ァイン単結晶基板１０１上に、エピタキシャル成長によ
り形成したシリコン膜に、ＭＯＳトランジスタ部のソー
スドレイン層ＩＤ４及びＢｉｐｏｌａ）ランジスタのコ
レクター１０２を、イオン打込法もしくは、熱拡散法に
より形成後、選択的に、Ｂｉｐｏｌａ素子部上のみ、第
二層エピタキシャル成長シリコン膜を形成し・イオン打
込法によりベース１０９を形成し、さらにベース１０９
内に拡散層を形成されエミッタ１０８とする。又、ＭＯ
８素子とＢｉｐｏｌａ素子との分離は、第一層エピタキ
シャルシリコン膜の選択酸化により形成された酸化膜１
０６により完全絶縁分離される。又、ポリシリコン膜に
より、ＭＯＳ）ランジスタのゲート電極１０６を構成し
ている。
ァイン単結晶基板１０１上に、エピタキシャル成長によ
り形成したシリコン膜に、ＭＯＳトランジスタ部のソー
スドレイン層ＩＤ４及びＢｉｐｏｌａ）ランジスタのコ
レクター１０２を、イオン打込法もしくは、熱拡散法に
より形成後、選択的に、Ｂｉｐｏｌａ素子部上のみ、第
二層エピタキシャル成長シリコン膜を形成し・イオン打
込法によりベース１０９を形成し、さらにベース１０９
内に拡散層を形成されエミッタ１０８とする。又、ＭＯ
８素子とＢｉｐｏｌａ素子との分離は、第一層エピタキ
シャルシリコン膜の選択酸化により形成された酸化膜１
０６により完全絶縁分離される。又、ポリシリコン膜に
より、ＭＯＳ）ランジスタのゲート電極１０６を構成し
ている。
これらを被ふくしている絶縁膜１１０に、接続用コンタ
クトホールを形成し、ａ［配線１１１をもってＥｉｐｏ
ｌａとＭＯＳトランジスタによるＢ１Ｍｏ Ｓ回路を構
成している。本発明は、従来シリコンバルクを用いてい
た方法では、完全素子分離が困難であったＢｉｐｏｌａ
）ランジスタとＭＯＳトランジスタをサファイア基板上
に、各素子を設けることにより完全絶縁分離を達成して
おり、しかも、素子分離に必要なスペースも、１〜３μ
ｍ程度で充分であり、集積度上からも秀れたＢｉＭＯ８
１ＭＯ８構造る。又、素子の下地が絶縁体であるため、
Ｂｉｐｏｌａトランジスタ及びＭＯＳトランジスタ自身
のもつ寄生容量が大巾に低下し、先の高集積化と合せ、
高速低パワーの秀れたＬＳＩに適したＢｉＭＯ８構造と
言える。
クトホールを形成し、ａ［配線１１１をもってＥｉｐｏ
ｌａとＭＯＳトランジスタによるＢ１Ｍｏ Ｓ回路を構
成している。本発明は、従来シリコンバルクを用いてい
た方法では、完全素子分離が困難であったＢｉｐｏｌａ
）ランジスタとＭＯＳトランジスタをサファイア基板上
に、各素子を設けることにより完全絶縁分離を達成して
おり、しかも、素子分離に必要なスペースも、１〜３μ
ｍ程度で充分であり、集積度上からも秀れたＢｉＭＯ８
１ＭＯ８構造る。又、素子の下地が絶縁体であるため、
Ｂｉｐｏｌａトランジスタ及びＭＯＳトランジスタ自身
のもつ寄生容量が大巾に低下し、先の高集積化と合せ、
高速低パワーの秀れたＬＳＩに適したＢｉＭＯ８構造と
言える。
第１図が、本発明のＢｉＭＯ８素子である０１０１がサ
ファイア基板、１０７，１０８，１０９が、Ｂ１ｐＯ１
ａトランジスタのコレクタ・エミッタ、ベースであり、
１０４，１０６が、ＭＯＳトランジスタのソース−ドレ
イン、ゲート電極である。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
ファイア基板、１０７，１０８，１０９が、Ｂ１ｐＯ１
ａトランジスタのコレクタ・エミッタ、ベースであり、
１０４，１０６が、ＭＯＳトランジスタのソース−ドレ
イン、ゲート電極である。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- サファイア単結晶上にエビタキシャルンリコンが形成さ
れたウェハー（Ｓｉｌｉｃｏｎ ０ｎＳａｐｐｈｉｒｅ
略記５ｏｓ）の、エピタキシャルシリコン層上に、Ｍ
Ｏ３型素子を形成されていること該エピタキシャルシリ
コン層上に、第二エピタキシャルンリコン層を形成し、
しかる工程をもって、縦型Ｂｉｐｏｌａ素子が形成され
ていることを特徴とするＥｉＭＯ３素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200153A JPS6091663A (ja) | 1983-10-26 | 1983-10-26 | ＢｉＭＯＳ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200153A JPS6091663A (ja) | 1983-10-26 | 1983-10-26 | ＢｉＭＯＳ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091663A true JPS6091663A (ja) | 1985-05-23 |
Family
ID=16419665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200153A Pending JPS6091663A (ja) | 1983-10-26 | 1983-10-26 | ＢｉＭＯＳ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091663A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115857A (en) * | 1981-01-09 | 1982-07-19 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-10-26 JP JP58200153A patent/JPS6091663A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115857A (en) * | 1981-01-09 | 1982-07-19 | Hitachi Ltd | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6159853A (ja) | シリコン結晶体構造 | |
| JPH04106932A (ja) | バイポーラトランジスタの製造方法 | |
| JP2526786B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6159852A (ja) | 半導体装置の製造方法 | |
| US5246877A (en) | Method of manufacturing a semiconductor device having a polycrystalline electrode region | |
| JP3312691B2 (ja) | 半導体装置 | |
| JPS6091663A (ja) | ＢｉＭＯＳ素子 | |
| JPH0430746B2 (ja) | ||
| JPS594080A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| EP0258285A1 (en) | Methods for fabricating transistors and mos transistors fabricated by such methods | |
| JPH0548108A (ja) | 半導体装置およびその製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JPH0432763Y2 (ja) | ||
| JPH04107832A (ja) | 半導体装置の製造方法 | |
| WO1993017458A1 (fr) | Dispositif semiconducteur a substrat de silicium et procede de realisation | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| JPS60101962A (ja) | 半導体素子 | |
| JPH05283617A (ja) | 半導体装置およびその製造方法 | |
| JPH0467786B2 (ja) | ||
| JPH0774239A (ja) | 半導体装置の製造方法 | |
| JPS61269377A (ja) | 半導体装置 | |
| JPH0666275B2 (ja) | 半導体装置の製造方法 | |
| JPS6132824B2 (ja) | ||
| JPH01133381A (ja) | 超電導トランジスタ | |
| JPS6022358A (ja) | 半導体集積回路装置 |