JPS594086A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS594086A JPS594086A JP57113108A JP11310882A JPS594086A JP S594086 A JPS594086 A JP S594086A JP 57113108 A JP57113108 A JP 57113108A JP 11310882 A JP11310882 A JP 11310882A JP S594086 A JPS594086 A JP S594086A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel
- impurities
- gate
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置にかかり、特に接合ゲート電界効果
トランジスタ（以下Ｊ−ＦＥＴと記す）の改良構造に関
する。
トランジスタ（以下Ｊ−ＦＥＴと記す）の改良構造に関
する。
（２）技術の背景
Ｊ−ＦＥＴの製造方法としては従来から種々の方法が提
案され、その分類方法は単結晶基板をスタート材料とし
チャンネルを作る技術によって分類するのが一般的であ
り、合金型、単一拡散型。
案され、その分類方法は単結晶基板をスタート材料とし
チャンネルを作る技術によって分類するのが一般的であ
り、合金型、単一拡散型。
二重拡散型、気相成長型等が知られている。
これらの種類のうち二重拡散型、気相成長型が一般的に
用いられ、これら製造方法のうち気相成長型はウェハ上
面に例えばＮ型のエピタキシャル層を形成し、さらに該
エピタキシャル層の表面から例えばＰ型不純物を選択拡
散させてソース、ドレイン及びチャンネル領域を分離し
、さらに表面からＰ型不純物等を拡散してゲート領域を
作ってＪ−ＦＥＴを完成させている。この構造は半導体
基板の不純物濃度の如何にかかわらず任意の不純物濃度
の気相成長層を形成することができるので適当な不純物
濃度分布を持ったチャンネルが得やすく破壊耐圧の高い
Ｊ−ＦＥＴを作り得る。
用いられ、これら製造方法のうち気相成長型はウェハ上
面に例えばＮ型のエピタキシャル層を形成し、さらに該
エピタキシャル層の表面から例えばＰ型不純物を選択拡
散させてソース、ドレイン及びチャンネル領域を分離し
、さらに表面からＰ型不純物等を拡散してゲート領域を
作ってＪ−ＦＥＴを完成させている。この構造は半導体
基板の不純物濃度の如何にかかわらず任意の不純物濃度
の気相成長層を形成することができるので適当な不純物
濃度分布を持ったチャンネルが得やすく破壊耐圧の高い
Ｊ−ＦＥＴを作り得る。
さらに、二重拡散型では拡散によって作られた接合では
表面に最も高濃度の不純物が存在するため第１の拡散層
に作られるＰＮ接合は表面で破壊を起し易く表面濃度を
一定値以上に上げられず低濃度拡散は高濃度拡散に比べ
て難しく高い破壊耐圧を持つＪ−ＦＥＴが得にくい反面
チャンネル高さが比較的正確にコントロールできピンチ
オフ電圧ＶＴ最大飽和ドレイン電流Ｅｇｓ！、のバラツ
キが少ない長所を持っている。
表面に最も高濃度の不純物が存在するため第１の拡散層
に作られるＰＮ接合は表面で破壊を起し易く表面濃度を
一定値以上に上げられず低濃度拡散は高濃度拡散に比べ
て難しく高い破壊耐圧を持つＪ−ＦＥＴが得にくい反面
チャンネル高さが比較的正確にコントロールできピンチ
オフ電圧ＶＴ最大飽和ドレイン電流Ｅｇｓ！、のバラツ
キが少ない長所を持っている。
しかし、Ｊ−ＦＥＴの製法の鍵はチャンネル部分の導電
率の制御をいかに精密にコントロールするかにかかって
いる。
率の制御をいかに精密にコントロールするかにかかって
いる。
（３）従来技術と問題点
従来の二重拡散法によるＪ−ＦＥＴの製造方法を第１図
＋＋１）〜ｆｆ）に示すに、第１図（ａｌに示すように
基板としてＮ型のシリコン基板１を選択し、該シリコン
基板１上に二酸化シリコン（Ｓｉ０２）層２を形成し、
次に第１図（ｂ）のように５ｉ０２膜上に部分エツチン
グによってチャンネル拡散層部分の窓明け３がなされる
。
＋＋１）〜ｆｆ）に示すに、第１図（ａｌに示すように
基板としてＮ型のシリコン基板１を選択し、該シリコン
基板１上に二酸化シリコン（Ｓｉ０２）層２を形成し、
次に第１図（ｂ）のように５ｉ０２膜上に部分エツチン
グによってチャンネル拡散層部分の窓明け３がなされる
。
さらに、第１図（Ｃ）に示すように窓明は部分３にチャ
ンネルを作るためのＰ型ボロン等が不純物拡散されチャ
ンネル４が形成される。Ｐ型不純物拡散によって窓明は
部分３に新たなＳ ｉ ０２ ｆｆｉ ５が形成される
。
ンネルを作るためのＰ型ボロン等が不純物拡散されチャ
ンネル４が形成される。Ｐ型不純物拡散によって窓明は
部分３に新たなＳ ｉ ０２ ｆｆｉ ５が形成される
。
ここで第１図（ｄ＋に示すように新たに形成したＳｉ０
２層５に第２回目の窓明け６がなされＮ型のリン等の拡
散を第１図（Ｑ）の如（行ってＮ型の拡散層７が形成さ
れる。最後に第１図（ｆｌに示すようにゲートＧ、ソー
スＳ及びドレインＤのオーミック接触形成がなされてＪ
−ＦＥＴが完成する。
２層５に第２回目の窓明け６がなされＮ型のリン等の拡
散を第１図（Ｑ）の如（行ってＮ型の拡散層７が形成さ
れる。最後に第１図（ｆｌに示すようにゲートＧ、ソー
スＳ及びドレインＤのオーミック接触形成がなされてＪ
−ＦＥＴが完成する。
第２図は気相成長型のＪ−ＦＥＴの完成した側断面で８
はエピタキシャル層である。このようなＪ−ＦＥＴの製
造工程において、チャンネル部分の不純物濃度のプロフ
ァイルは第３図に示すように表すことができる。すなわ
ち、縦軸に不純物濃度を、横軸に表面（０）よりの深さ
をとったときチャンネル部分の不純物濃度曲線は９で表
され、ゲートの不純物濃度曲線は例えば１０’、１１で
表せる。
はエピタキシャル層である。このようなＪ−ＦＥＴの製
造工程において、チャンネル部分の不純物濃度のプロフ
ァイルは第３図に示すように表すことができる。すなわ
ち、縦軸に不純物濃度を、横軸に表面（０）よりの深さ
をとったときチャンネル部分の不純物濃度曲線は９で表
され、ゲートの不純物濃度曲線は例えば１０’、１１で
表せる。
このゲートの不純物濃度曲線から解るように不純物濃度
曲線が曲線１０から１１に少し変化するとチャンネルの
不純物総量ΔＱは面積１２で示ず分だけ増加する。この
結果、先に述べたようにＪ−ＦＥＴのＶｒや不純物総量
に比例する相互コンダクタンスｇ−が大幅に変化してし
まう欠点を生ずる。
曲線が曲線１０から１１に少し変化するとチャンネルの
不純物総量ΔＱは面積１２で示ず分だけ増加する。この
結果、先に述べたようにＪ−ＦＥＴのＶｒや不純物総量
に比例する相互コンダクタンスｇ−が大幅に変化してし
まう欠点を生ずる。
（４）発明の目的
本発明は上記従来の欠点に鑑み、ピンチオフ電圧のコン
トロールが極めて有効に行えてゲートの不純物拡散時に
深さ方向の変化があってもチャンネルの不純物総量があ
まり変化しないＪ−ＦＥＴを構成することを目的とする
ものである。
トロールが極めて有効に行えてゲートの不純物拡散時に
深さ方向の変化があってもチャンネルの不純物総量があ
まり変化しないＪ−ＦＥＴを構成することを目的とする
ものである。
（５）発明の構成
この目的は本発明によれば、基板上に第１層目のエピタ
キシャル成長層を設け、該第１層目のエピタキシャル成
長層表面にチャンネル拡散層を有し、該第ＬＩＥ目のエ
ピタキシャル成長層及びチャンネル拡散層上に第２屓目
のエピタキシャル成長層を設け、該第２Ｎ目のエピタキ
シャル成長層に、ソース及びドレイン拡散層並びにゲー
ト拡散層が形成されてなることを特徴とする半導体装置
によって達成される。
キシャル成長層を設け、該第１層目のエピタキシャル成
長層表面にチャンネル拡散層を有し、該第ＬＩＥ目のエ
ピタキシャル成長層及びチャンネル拡散層上に第２屓目
のエピタキシャル成長層を設け、該第２Ｎ目のエピタキ
シャル成長層に、ソース及びドレイン拡散層並びにゲー
ト拡散層が形成されてなることを特徴とする半導体装置
によって達成される。
（６）発明の実施例
以下、本発明の一実施例を第４図（ａｌ乃至（ｅｌ及び
第５図について説明する。
第５図について説明する。
第４図（ａｌ乃至（ｅｌは本発明のＪ−ＦＥＴの製造工
程を示す側断面図、第５図は本発明構成の不純物濃度曲
線である。
程を示す側断面図、第５図は本発明構成の不純物濃度曲
線である。
本発明は第４図（８１のように例えばＰ型のシリコン基
板１上に第１Ｎ目のＮ型エピタキシャル成長層８を形成
し、第４図（ｂ）の如くＮ型の第１層目のエピタキシャ
ル成長層８表面よりＰ型不純物を拡散させてチャンネル
層４を形成する。
板１上に第１Ｎ目のＮ型エピタキシャル成長層８を形成
し、第４図（ｂ）の如くＮ型の第１層目のエピタキシャ
ル成長層８表面よりＰ型不純物を拡散させてチャンネル
層４を形成する。
次に第４図（Ｃ）に示すように第１Ｎ目のエピタキシャ
ル成長Ｎ８とチャンネル層４の表面より第２層目のＮ型
エピタキシャル成長層８ａを形成すると第１層目に拡散
されたチャンネル層はオートドープにより第２層目の中
に入り込む型となる。さらに、第２層のエピタキシャル
成長層８ａの表面よりチャンネル４の表面にソース及び
ドレインのＰ４不純物を拡散してコンタクトをとること
でドレイン層１４とソースＮ１３を形成すると共にゲー
ト用のＮ＋不純物を拡散させてゲート屓７を得、第４図
（ｅｌに示すようにソース、ドレイン、ゲート層上に電
極形成を行ってＪ−ＦＥＴを完成させる。
ル成長Ｎ８とチャンネル層４の表面より第２層目のＮ型
エピタキシャル成長層８ａを形成すると第１層目に拡散
されたチャンネル層はオートドープにより第２層目の中
に入り込む型となる。さらに、第２層のエピタキシャル
成長層８ａの表面よりチャンネル４の表面にソース及び
ドレインのＰ４不純物を拡散してコンタクトをとること
でドレイン層１４とソースＮ１３を形成すると共にゲー
ト用のＮ＋不純物を拡散させてゲート屓７を得、第４図
（ｅｌに示すようにソース、ドレイン、ゲート層上に電
極形成を行ってＪ−ＦＥＴを完成させる。
上記したような製造方法によってＪ’−ＦＦ、Ｔを製作
するとチャンネル部分とゲート部分の不純物濃度曲線は
第５図の如くなる。すなわち、第５図で横軸に、１ＦＥ
Ｔの表面（０）よりの深さ、縦軸を不純物濃度とすると
、そのプロファイルは第１層目のエピタキシャル層８と
第２Ｎ目のエピタキシャル層８ａの境界１８を中心にチ
ャンネル４部分の不純物濃度曲線は１９の如く表すこと
ができる。よって、いまゲート層用の不純物を第２層目
のエピタキシャル層８ａに拡散させたとき目標値のドー
プ深さが曲線１５で示すものが曲線１６に示すように少
し深く入り込んだとしても不純物総量は１７で示される
面積骨の増加だけであり、第３図に示した場合に比べて
増加分は極めて少ないことが解る。
するとチャンネル部分とゲート部分の不純物濃度曲線は
第５図の如くなる。すなわち、第５図で横軸に、１ＦＥ
Ｔの表面（０）よりの深さ、縦軸を不純物濃度とすると
、そのプロファイルは第１層目のエピタキシャル層８と
第２Ｎ目のエピタキシャル層８ａの境界１８を中心にチ
ャンネル４部分の不純物濃度曲線は１９の如く表すこと
ができる。よって、いまゲート層用の不純物を第２層目
のエピタキシャル層８ａに拡散させたとき目標値のドー
プ深さが曲線１５で示すものが曲線１６に示すように少
し深く入り込んだとしても不純物総量は１７で示される
面積骨の増加だけであり、第３図に示した場合に比べて
増加分は極めて少ないことが解る。
（７）発明の効果
本発明は上述の如く構成させたのでゲート層の拡散時に
その深さ方向の不純物濃度コントロールにおいて精密に
制御しなくてもＪ−ＦＥＴのｇｌやＶ、に影響を大きく
与える不純物総量を全体的に少なくするように製作した
ので厳密な不純物深さ制御を必要としない特徴を有する
。
その深さ方向の不純物濃度コントロールにおいて精密に
制御しなくてもＪ−ＦＥＴのｇｌやＶ、に影響を大きく
与える不純物総量を全体的に少なくするように製作した
ので厳密な不純物深さ制御を必要としない特徴を有する
。
第１図＋ａ）〜（ｆ）は従来の二重拡散型Ｊ−ＦＥＴの
製造方法を示す側断面図、第２図は気相成長型、Ｊ−Ｆ
ＥＴの完成した側断面図、第３図は従来の製造方法によ
る不純物濃度と深さの関係を示す曲線図、第４図（ａ）
〜（ｅｌは本発明のＪ−ＦＥＴの製造方法を示す側断面
図、第５図は第４図で得られたＪ−ＦＥＴの不純物濃度
と深さの関係を示す曲線図である。 １・・・基板、 ２・・・二酸化シリコン層、４・・・
チャンネル、 ７・・・Ｎ型の拡散層（ゲート層）、
８，８ａ・・・第１及び第２層目のエピタキシャル成長
層、 １３・・・ソース層、 １４・・・ドレイン
層。 特許出願人 富士通株式会社 第２図 ］ 第３図 Ｏ斤τ−
製造方法を示す側断面図、第２図は気相成長型、Ｊ−Ｆ
ＥＴの完成した側断面図、第３図は従来の製造方法によ
る不純物濃度と深さの関係を示す曲線図、第４図（ａ）
〜（ｅｌは本発明のＪ−ＦＥＴの製造方法を示す側断面
図、第５図は第４図で得られたＪ−ＦＥＴの不純物濃度
と深さの関係を示す曲線図である。 １・・・基板、 ２・・・二酸化シリコン層、４・・・
チャンネル、 ７・・・Ｎ型の拡散層（ゲート層）、
８，８ａ・・・第１及び第２層目のエピタキシャル成長
層、 １３・・・ソース層、 １４・・・ドレイン
層。 特許出願人 富士通株式会社 第２図 ］ 第３図 Ｏ斤τ−
Claims (1)
- 基板上に第１Ｎ目のエピタキシャル成長層を設け、該第
１層目のエピタキシャル成長層表面にチャンネル拡散層
を有し、該第１Ｎ目のエピタキシャル成長層及びチャン
ネル拡散層上に第２層目のエピタキシャル成長層を設け
、該第２層目のエピタキシャル成長層に、ソース及びド
レイン拡散層並びにゲート拡散層が形成されてなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113108A JPS594086A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113108A JPS594086A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594086A true JPS594086A (ja) | 1984-01-10 |
Family
ID=14603696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113108A Pending JPS594086A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594086A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319227A (en) * | 1984-10-05 | 1994-06-07 | Analog Devices, Incorporated | Low-leakage JFET having increased top gate doping concentration |
| EP0711804A2 (de) | 1994-11-14 | 1996-05-15 | Ciba-Geigy Ag | Kryptolichtschutzmittel |
-
1982
- 1982-06-30 JP JP57113108A patent/JPS594086A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319227A (en) * | 1984-10-05 | 1994-06-07 | Analog Devices, Incorporated | Low-leakage JFET having increased top gate doping concentration |
| EP0711804A2 (de) | 1994-11-14 | 1996-05-15 | Ciba-Geigy Ag | Kryptolichtschutzmittel |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4242691A (en) | MOS Semiconductor device | |
| US4554570A (en) | Vertically integrated IGFET device | |
| US4795716A (en) | Method of making a power IC structure with enhancement and/or CMOS logic | |
| US4476622A (en) | Recessed gate static induction transistor fabrication | |
| US3404450A (en) | Method of fabricating an integrated circuit structure including unipolar transistor and bipolar transistor portions | |
| US4038107A (en) | Method for making transistor structures | |
| EP0586835A1 (en) | High speed, low gate/drain capacitance dmos device | |
| JP2000349093A (ja) | マスク数を低減したｍｏｓゲートデバイスの製造プロセス | |
| US3440503A (en) | Integrated complementary mos-type transistor structure and method of making same | |
| US3977017A (en) | Multi-channel junction gated field effect transistor and method of making same | |
| US4984048A (en) | Semiconductor device with buried side contact | |
| US5100814A (en) | Semiconductor device and method of manufacturing the same | |
| US5786251A (en) | Method for producing a channel region layer in a voltage controlled semiconductor device | |
| US4393574A (en) | Method for fabricating integrated circuits | |
| JPS594086A (ja) | 半導体装置 | |
| JPH0758785B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP2025534124A (ja) | 超接合パワー半導体デバイスおよび超接合パワー半導体デバイスの製造方法 | |
| US4692784A (en) | Dielectric insulation type semiconductor integrated circuit having low withstand voltage devices and high withstand voltage devices | |
| KR20000062591A (ko) | 개량된 반도체 트렌치 모스 디바이스 | |
| US4191602A (en) | Liquid phase epitaxial method of making a high power, vertical channel field effect transistor | |
| JPS6136390B2 (ja) | ||
| JPH04294585A (ja) | 縦型ｍｏｓ半導体装置の製造方法 | |
| JP2803619B2 (ja) | 接合型電界効果トランジスタ及びその製造方法 | |
| JPS6143858B2 (ja) | ||
| JPH04312927A (ja) | 半導体装置，およびその製造方法 |