JPS594146A - 半導体装置用パツケ−ジ - Google Patents
半導体装置用パツケ−ジInfo
- Publication number
- JPS594146A JPS594146A JP57113254A JP11325482A JPS594146A JP S594146 A JPS594146 A JP S594146A JP 57113254 A JP57113254 A JP 57113254A JP 11325482 A JP11325482 A JP 11325482A JP S594146 A JPS594146 A JP S594146A
- Authority
- JP
- Japan
- Prior art keywords
- base
- dielectric substrate
- strip line
- metallized film
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、擬似同軸線路及びストリップ線路を有し、超
高周波帯で使用するのに好適な半導体装（１） 開用パッケージに関する。
高周波帯で使用するのに好適な半導体装（１） 開用パッケージに関する。
近年、ＧａＡｓ−ＦＥＴ等の半導体素子及びこれ等を用
いた超小型、高性能のマイクロ波増幅回路等が実現され
、それと同時にそれ等素子、回路等を収容するパッケー
ジも開発されている。そして、該パッケージの内部寸法
は６ｘ６ｘ２ （■ｌ〕と極めて小型であり、また、適
応周波数はＫｕ帯にまで及ぶ高性能なものである。
いた超小型、高性能のマイクロ波増幅回路等が実現され
、それと同時にそれ等素子、回路等を収容するパッケー
ジも開発されている。そして、該パッケージの内部寸法
は６ｘ６ｘ２ （■ｌ〕と極めて小型であり、また、適
応周波数はＫｕ帯にまで及ぶ高性能なものである。
第１図は従来例の要部切断斜面図、第２図は要部正面図
、第３図は要部切断側面図であり、■は銅製基台、２は
銅製フレーム、３はサファイア板４は電気端子、４１よ
電気端子４を構成するアルミナ基体、４Ｂは電気端子４
を構成するアルミナ駒体５はメタライズ膜のラミネート
部分、６．７はストリップ線路、８はサファイア板上に
形成されたストリップ線路、９はストリップ線路７とス
トリップ線路９とを結ぶ金のリボン、１０は段差をそれ
ぞれ示している。
、第３図は要部切断側面図であり、■は銅製基台、２は
銅製フレーム、３はサファイア板４は電気端子、４１よ
電気端子４を構成するアルミナ基体、４Ｂは電気端子４
を構成するアルミナ駒体５はメタライズ膜のラミネート
部分、６．７はストリップ線路、８はサファイア板上に
形成されたストリップ線路、９はストリップ線路７とス
トリップ線路９とを結ぶ金のリボン、１０は段差をそれ
ぞれ示している。
このパッケージに於けるサファイア板３は厚さ０．３
（ｎ）であって、その上表面には増幅回路の（２） ５０〔Ω〕ストリップ線路８が形成されている。
（ｎ）であって、その上表面には増幅回路の（２） ５０〔Ω〕ストリップ線路８が形成されている。
また、電気端子４１，１、厚さ０．６〔量目〕、長さ１
〔酊〕の基体心に低抵抗率のタングステン・ベース１を
用いてメタライズ膜のパターンを形成し、その」−に厚
さ０．６ （ｍｍ） 、長さ０．５ Ｃｘ劇〕の駒
体旧（をラミネーｉ・し、メタライズ膜に於けるラミネ
ートされていない部分に金鍍金して５０ ＣΩ〕のスＩ
・リップ線路６，７を形成し、全体の側周にはメタライ
ズ膜を形成したものである。そして、この電気端子４は
基台１及びフレーム２に形成された穴若しくは切欠きに
嵌挿され、前記側周に形成されたメタライズ膜を介して
固着される。この構成に依り、電気端子４に於ける基体
４Ａと駒体４Ｂとがラミネートされた部分でば周囲が基
台１及びフレーム２で囲まれた状態となっていて、基台
１及びフレーム２を外導体、メタライズ膜のラミネート
部分５を内導体、基体４Ａ及び駒体４Ｂを誘電体とする
擬似同軸線路と見ることができる。しかも、その擬似同
軸線路の両外方にはスＩ−ＩＪツブ線路６゜７が連なる
構成となっている。
〔酊〕の基体心に低抵抗率のタングステン・ベース１を
用いてメタライズ膜のパターンを形成し、その」−に厚
さ０．６ （ｍｍ） 、長さ０．５ Ｃｘ劇〕の駒
体旧（をラミネーｉ・し、メタライズ膜に於けるラミネ
ートされていない部分に金鍍金して５０ ＣΩ〕のスＩ
・リップ線路６，７を形成し、全体の側周にはメタライ
ズ膜を形成したものである。そして、この電気端子４は
基台１及びフレーム２に形成された穴若しくは切欠きに
嵌挿され、前記側周に形成されたメタライズ膜を介して
固着される。この構成に依り、電気端子４に於ける基体
４Ａと駒体４Ｂとがラミネートされた部分でば周囲が基
台１及びフレーム２で囲まれた状態となっていて、基台
１及びフレーム２を外導体、メタライズ膜のラミネート
部分５を内導体、基体４Ａ及び駒体４Ｂを誘電体とする
擬似同軸線路と見ることができる。しかも、その擬似同
軸線路の両外方にはスＩ−ＩＪツブ線路６゜７が連なる
構成となっている。
（３）
サファイア板３と電気端子４の基体４八とは厚さが相違
しているが、基台１を切削して適切な段差１０を形成し
であるので、サファイア板３と電気端子４とを配設した
場合にはサファイア板３と基体４への各上表面ば同一面
をなし、従って、ストリップ線路７とストリップ線１７
Ｎとをリボンって結合することは容易である。
しているが、基台１を切削して適切な段差１０を形成し
であるので、サファイア板３と電気端子４とを配設した
場合にはサファイア板３と基体４への各上表面ば同一面
をなし、従って、ストリップ線路７とストリップ線１７
Ｎとをリボンって結合することは容易である。
このパッケージは、Ｉ（ｕｉ４′までの周波数に於いて
は、挿入損失、電［１：定在波比は極めて少なく、その
特性は優秀である。
は、挿入損失、電［１：定在波比は極めて少なく、その
特性は優秀である。
しかしながら、それもＫＩ＋帯迄であって、それを越え
る周波数になると、前記段差ＩＯの部分で発生する電界
の乱れが無視できなくなり、第４図に見られるように、
５０〔Ω〕ストリップ線路１１に寄４ト容量１２が挿入
されたことになり、前記段差１０の部分で電力の反射及
び電力のｍｉ失が起きる。
る周波数になると、前記段差ＩＯの部分で発生する電界
の乱れが無視できなくなり、第４図に見られるように、
５０〔Ω〕ストリップ線路１１に寄４ト容量１２が挿入
されたことになり、前記段差１０の部分で電力の反射及
び電力のｍｉ失が起きる。
電気端子４の基体４ＡはＦＥＴ等の半導体素子に用いら
れる規格品パッケージのそれにオ【らい０．６〔１１〕
の厚さとし、また、サファイア板３も電気的な要請及び
規格品であるところから厚さ０．３（４） 〔１戴〕のものを使用している。
れる規格品パッケージのそれにオ【らい０．６〔１１〕
の厚さとし、また、サファイア板３も電気的な要請及び
規格品であるところから厚さ０．３（４） 〔１戴〕のものを使用している。
発明の目的
本発明は、前記段差に起因する寄生容量の発生を防１１
ニジて、Ｋｕ帯以」−の周波数に於いても電力の反射及
び電力のｔＨ失を生じないパッケージを櫂供しようとす
るものである。
ニジて、Ｋｕ帯以」−の周波数に於いても電力の反射及
び電力のｔＨ失を生じないパッケージを櫂供しようとす
るものである。
発明の実施例
第５図及び第６図は本発明一実施例の要部切断側面図及
び要ＯＲ切断正面図であり、第１図乃至第３図に関して
説明した部分と同部分は同記号で指示しである。
び要ＯＲ切断正面図であり、第１図乃至第３図に関して
説明した部分と同部分は同記号で指示しである。
本実施例では、電気端子４に於ける基体４への厚さが→
Ｊファイア板３のそれと同一であり、従って、第３図に
見られる如き基台１の段差１０は不要であるから、第４
図に見られる寄生容し１２が発生する余地はない。
Ｊファイア板３のそれと同一であり、従って、第３図に
見られる如き基台１の段差１０は不要であるから、第４
図に見られる寄生容し１２が発生する余地はない。
基体４への厚さをサファイア板３のそれと同じく０．３
〔■禦〕とすると、擬似同軸線路を構成する関係ト、駒
体４Ｂの厚さも０．３ 〔＋ｎ）としなければならな
い。駒体４１３が薄くなることは、パッケージと（５） して基体心から十の高さが低くなることであり、これは
パッケージを複数個連結する際に有用である。即ち、そ
の場合は電気端子４同志が対向するようにパッケージを
並列させて衝合し、ストリップ線１７３６．６の間をボ
ンディングすることになるが、そのようにすると、パッ
ケージに於けるフレーム２，２の間隔は僅か０． ５
（ｍｉ）であるから、そこにボンディングの為の治具を
挿入することは容易な作業ではない。従って、前記のよ
うに、基体４＾から上の高さが低くなることはボンディ
ング作業を極めて容易にする。
〔■禦〕とすると、擬似同軸線路を構成する関係ト、駒
体４Ｂの厚さも０．３ 〔＋ｎ）としなければならな
い。駒体４１３が薄くなることは、パッケージと（５） して基体心から十の高さが低くなることであり、これは
パッケージを複数個連結する際に有用である。即ち、そ
の場合は電気端子４同志が対向するようにパッケージを
並列させて衝合し、ストリップ線１７３６．６の間をボ
ンディングすることになるが、そのようにすると、パッ
ケージに於けるフレーム２，２の間隔は僅か０． ５
（ｍｉ）であるから、そこにボンディングの為の治具を
挿入することは容易な作業ではない。従って、前記のよ
うに、基体４＾から上の高さが低くなることはボンディ
ング作業を極めて容易にする。
ところで、電気端子４に於ける［偏量軸線路及びストリ
ップ線路６，７の特性インピーダンスは、メタライズ膜
のラミネート部分５ （内導体）の幅とストリップ線路
６．７の幅と基体４Ａ及び駒体４Ｂの幅に依存する。
ップ線路６，７の特性インピーダンスは、メタライズ膜
のラミネート部分５ （内導体）の幅とストリップ線路
６．７の幅と基体４Ａ及び駒体４Ｂの幅に依存する。
今、基体４＾、駒体４Ｂの厚さが０．３ （ｍｍ）で
あるとすると、５０〔Ω〕の特性インピーダンスとする
には、メタライズ膜のラミネート部分５の幅は約０．１
５（ｍｔ）及びストリップ線路６，７の幅は約（６） ０．２ （ｍ＋ｉ）程度である。しかしながら、それ
等の幅を狭くするとマイクロ波の電力ｔ１失は大になる
から無条件に狭くすることはできない。常用の装置では
、ラミネート部分５の幅として０．２ （ｍ■〕、ス
トリップ線路６．７の幅として０．２５（ｍｍ）は欲し
いところである。そのようにして、なお且つ、５０〔Ω
〕の特性インピーダンスを維持するには、基体４Ａ及び
駒体４ｎの幅を大にしなければならず、その為、本実施
例では、第６図に表されているように正面から見ると長
方形をなしている。
あるとすると、５０〔Ω〕の特性インピーダンスとする
には、メタライズ膜のラミネート部分５の幅は約０．１
５（ｍｔ）及びストリップ線路６，７の幅は約（６） ０．２ （ｍ＋ｉ）程度である。しかしながら、それ
等の幅を狭くするとマイクロ波の電力ｔ１失は大になる
から無条件に狭くすることはできない。常用の装置では
、ラミネート部分５の幅として０．２ （ｍ■〕、ス
トリップ線路６．７の幅として０．２５（ｍｍ）は欲し
いところである。そのようにして、なお且つ、５０〔Ω
〕の特性インピーダンスを維持するには、基体４Ａ及び
駒体４ｎの幅を大にしなければならず、その為、本実施
例では、第６図に表されているように正面から見ると長
方形をなしている。
発明の効果
本発明パッケージでは、金属フレームを有し目。
つ少なくとも表面にストリップ線路が設けられた誘電体
基板を収容固着した金属基台と、表面に擬似同軸線路の
内導体となるメタライズ膜のラミネート部分及び該ラミ
ネート部分の両端から延在するストリップ線路が形成さ
れ且つ前記誘電体基板と同じ厚さを有する誘電体基体と
その基体に於ける前記メタライズ膜のラミネート部分近
傍に設けられ前記基体と一体化された誘電体駒体とを有
しく７） 前記誘電体基板が固着されている面上同一面に載置固着
されている電気端子とを備えている構造になっているの
で、前記誘電体基板と前記電気端子の基体とは金属基台
の同一面上にあり、その間に段差は存在しないから寄生
容量は発生しない。従って、Ｋｕ帯以ヒの周波数でも優
れた高周波特性を示し、超高周波リニア集積回路装置用
のみならず、超高速ディジタル集積回路装置用としても
有効である。そして、電気端子に於＆Ｊる基体が薄くな
ったことに起因して、駒体も薄くなるので、パソゲージ
として、基体から上の高さが低くなり、パ・７ケージを
複数量連結する際の作業が容易となるんＩ果もある。
基板を収容固着した金属基台と、表面に擬似同軸線路の
内導体となるメタライズ膜のラミネート部分及び該ラミ
ネート部分の両端から延在するストリップ線路が形成さ
れ且つ前記誘電体基板と同じ厚さを有する誘電体基体と
その基体に於ける前記メタライズ膜のラミネート部分近
傍に設けられ前記基体と一体化された誘電体駒体とを有
しく７） 前記誘電体基板が固着されている面上同一面に載置固着
されている電気端子とを備えている構造になっているの
で、前記誘電体基板と前記電気端子の基体とは金属基台
の同一面上にあり、その間に段差は存在しないから寄生
容量は発生しない。従って、Ｋｕ帯以ヒの周波数でも優
れた高周波特性を示し、超高周波リニア集積回路装置用
のみならず、超高速ディジタル集積回路装置用としても
有効である。そして、電気端子に於＆Ｊる基体が薄くな
ったことに起因して、駒体も薄くなるので、パソゲージ
として、基体から上の高さが低くなり、パ・７ケージを
複数量連結する際の作業が容易となるんＩ果もある。
第１図は従来例の要部切断斜面図、第２図は要部正面図
、第３図は要部切断側面図、第４図ぼ等価回路図、第５
図は本発明一実施例の要部切断側面図、第６図は同じく
要部切断正面図である。 図に於いて、１は銅製基台、２ば銅製フレーム、３はサ
ップイア板、４は電気端子、４Ａは電気端子（８） ４を構成するアルミナ基体、４Ｂは電気端子４を構成す
るアルミナ駒体、５はメタライズ膜のラミネート部分、
６．７はストリップ線路、８はサップイア板」−に形成
されたストリップ線路、９はストリップ線路７とストリ
ップ線路９とを結ぶ金のリボンである。 特許出願人 冨士道株式会社 代理人弁理士 工具 久五部 （外３名） （９） 第 １ 図 第２図 第３図
、第３図は要部切断側面図、第４図ぼ等価回路図、第５
図は本発明一実施例の要部切断側面図、第６図は同じく
要部切断正面図である。 図に於いて、１は銅製基台、２ば銅製フレーム、３はサ
ップイア板、４は電気端子、４Ａは電気端子（８） ４を構成するアルミナ基体、４Ｂは電気端子４を構成す
るアルミナ駒体、５はメタライズ膜のラミネート部分、
６．７はストリップ線路、８はサップイア板」−に形成
されたストリップ線路、９はストリップ線路７とストリ
ップ線路９とを結ぶ金のリボンである。 特許出願人 冨士道株式会社 代理人弁理士 工具 久五部 （外３名） （９） 第 １ 図 第２図 第３図
Claims (1)
- 金属フレームを有し且つ少なくとも表面にストリップ線
路が設けられた誘電体基板を収容固着した金属基台と、
表面に擬似同軸線路の内導体となるメタライズ膜のラミ
ネート部分及び該ラミネート部分の両端から延在するス
トリップ線路が形成され且つ前記誘電体基板と同じ厚さ
を有する誘電体基体とその基体に於ける前記メタライズ
膜のラミネート部分近傍に設けられ前記基体と一体化さ
れた誘電体駒体とを有し前記誘電体基板が固着されてい
る面と同一面に載置固着されている電気端子とを備えて
なることを特徴とする半導体装置用パンケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113254A JPS594146A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113254A JPS594146A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置用パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594146A true JPS594146A (ja) | 1984-01-10 |
| JPH0340951B2 JPH0340951B2 (ja) | 1991-06-20 |
Family
ID=14607483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113254A Granted JPS594146A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04126709U (ja) * | 1991-05-10 | 1992-11-18 | 日本スピンドル製造株式会社 | エアフイルタの取付構造 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101491513B1 (ko) * | 2014-07-07 | 2015-02-09 | 문지훈 | 포장도로 유지 보수 장치 |
-
1982
- 1982-06-30 JP JP57113254A patent/JPS594146A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04126709U (ja) * | 1991-05-10 | 1992-11-18 | 日本スピンドル製造株式会社 | エアフイルタの取付構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340951B2 (ja) | 1991-06-20 |
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