JPS594151A - ビルデイング・ブロツク構成をもつ半導体回路 - Google Patents
ビルデイング・ブロツク構成をもつ半導体回路Info
- Publication number
- JPS594151A JPS594151A JP57113316A JP11331682A JPS594151A JP S594151 A JPS594151 A JP S594151A JP 57113316 A JP57113316 A JP 57113316A JP 11331682 A JP11331682 A JP 11331682A JP S594151 A JPS594151 A JP S594151A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- cells
- contact
- input terminal
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
■ 発明の技術分野
本発明は、ビルディング・ブロック構成をもつ半導体回
路、特にビルディング・ブロック方式によってレイアウ
トされた複数個の半導体セルでもって構成される半導体
回路において、上記半導体セルをレイアウトするに当っ
て各半導体セルを互いに接触させて配置することによっ
て集積度を高めるようにした半導体回路に関するもので
ある。
路、特にビルディング・ブロック方式によってレイアウ
トされた複数個の半導体セルでもって構成される半導体
回路において、上記半導体セルをレイアウトするに当っ
て各半導体セルを互いに接触させて配置することによっ
て集積度を高めるようにした半導体回路に関するもので
ある。
（Ｂ） 技術の背景と問題点
従来、ビルディング・ブロック方式による半導体セルの
レイアウトは、第１図図示の如く半導体セ）ｖ （以下
、単にセルと呼ぶ）相互間に少なくとも１ピツチの間隔
をもうけて配置し、該離間スペースを隣接するセル相互
間の配線領域としていた（図中の符号１ないし３が夫々
セル）。即ち、各セルの対向側面に突出させて入力端子
ｚ／、 ｌ／ 第よび出力端子Ｏｌをもうけ（第１
図図示例においては、左側面に入力端子（′、右側面に
出力端子０′がもうけられている）、各セルの離間スペ
ースを利用して隣接するセルの入力端子（′と出力端子
Ｄ′との配線を行なうようにしている。該配線手段を第
３図を参照して詳しく説明する。
レイアウトは、第１図図示の如く半導体セ）ｖ （以下
、単にセルと呼ぶ）相互間に少なくとも１ピツチの間隔
をもうけて配置し、該離間スペースを隣接するセル相互
間の配線領域としていた（図中の符号１ないし３が夫々
セル）。即ち、各セルの対向側面に突出させて入力端子
ｚ／、 ｌ／ 第よび出力端子Ｏｌをもうけ（第１
図図示例においては、左側面に入力端子（′、右側面に
出力端子０′がもうけられている）、各セルの離間スペ
ースを利用して隣接するセルの入力端子（′と出力端子
Ｄ′との配線を行なうようにしている。該配線手段を第
３図を参照して詳しく説明する。
第３図は、第１図図示例におけるセル２，３間の配線に
関する説明図であって、第６図内は平面図、第６図（ｆ
３）は第３図（Ａ１図示矢印ｘ −ｘ’における配線部
分の断面図、第３図（ｑは配線が行なわれていない場合
の同じ部分の断面図を示している。図中の符号２ないし
３は第１図に対応しており、４はコンタクト部、５は配
線部材、６はＰチャンネル、７はＮチャンネル、８は絶
縁層を表わしている。ｆｘお、第６図ｆＡ）においては
、第３図（Ｂ）、 （Ｃ’）に図示されている絶縁層８
が省略されておシ、コンタクト部４，４．・・・は、第
３図（Ｂ）、 （Ｃ）に図示されている如く、絶縁層８
がエツジングされて例えば入力端子相互間あるいは出力
端子０および０／とＰチャンネ／Ｌ／６またはＮチャン
ネＡ／７とが接続されている部分を表わしている。また
１図示斜線部分はアルミ部材部分を表わし、そのうち交
差斜線部分が配線部材５であ）、入力端子’ｔ ’ｌ
ｔ ’２は夫々ポリ・シリコンで構成されている。そし
て。
関する説明図であって、第６図内は平面図、第６図（ｆ
３）は第３図（Ａ１図示矢印ｘ −ｘ’における配線部
分の断面図、第３図（ｑは配線が行なわれていない場合
の同じ部分の断面図を示している。図中の符号２ないし
３は第１図に対応しており、４はコンタクト部、５は配
線部材、６はＰチャンネル、７はＮチャンネル、８は絶
縁層を表わしている。ｆｘお、第６図ｆＡ）においては
、第３図（Ｂ）、 （Ｃ’）に図示されている絶縁層８
が省略されておシ、コンタクト部４，４．・・・は、第
３図（Ｂ）、 （Ｃ）に図示されている如く、絶縁層８
がエツジングされて例えば入力端子相互間あるいは出力
端子０および０／とＰチャンネ／Ｌ／６またはＮチャン
ネＡ／７とが接続されている部分を表わしている。また
１図示斜線部分はアルミ部材部分を表わし、そのうち交
差斜線部分が配線部材５であ）、入力端子’ｔ ’ｌ
ｔ ’２は夫々ポリ・シリコンで構成されている。そし
て。
入力端子１ ／ 、 １ ／、は隣接するセルの出力端
子０′と接続するためにもうけられているものである。
子０′と接続するためにもうけられているものである。
即ち、セ／Ｌ／ ２および３を所定の間隔離して配置し
たのち、セル２の出力端子０／とセル３の入力端子ｉ′
、との間を、第６図に図示されている如く１例えばＡＩ
！蒸着等の手段によって形成される配線部材５でもって
接続する。
たのち、セル２の出力端子０／とセル３の入力端子ｉ′
、との間を、第６図に図示されている如く１例えばＡＩ
！蒸着等の手段によって形成される配線部材５でもって
接続する。
以上、第１図図示例について説明したが、該第１図に図
示されている従来例においては、セル間を離して配置し
ているため、レイアウト作業や配線に手間がかかるのみ
ならず、集積度が低下する欠点があった。そのため、第
２図に図示されている如く、セル相互間に間隔をもたせ
ないように接触させて配置し、入力端子相互間の配線は
外部（第２図図示上下部分）において行なう方式が考慮
されている。しかし、第２図図示例は、集積度は向上す
るが、外部に配線領域を必要とする欠点がある。
示されている従来例においては、セル間を離して配置し
ているため、レイアウト作業や配線に手間がかかるのみ
ならず、集積度が低下する欠点があった。そのため、第
２図に図示されている如く、セル相互間に間隔をもたせ
ないように接触させて配置し、入力端子相互間の配線は
外部（第２図図示上下部分）において行なう方式が考慮
されている。しかし、第２図図示例は、集積度は向上す
るが、外部に配線領域を必要とする欠点がある。
（０発明の目的と構成
本発明は、上記の如き欠点を解決することを目的として
おり９本発明のビルディング・ブロック構成をもつ半導
体回路は、ビルディング・ブロック方式によってレイア
ウトされた複数個の半導体セルでもって構成される半導
体回路において。
おり９本発明のビルディング・ブロック構成をもつ半導
体回路は、ビルディング・ブロック方式によってレイア
ウトされた複数個の半導体セルでもって構成される半導
体回路において。
上記複数個の半導体セルは同一基板上に接触して配置さ
れると共に一方の接触面に入力端子また他方の接触面に
出力端子をそなえ、上記接触配置状態において上記入力
端子は隣接する半導体セルの出力端子に、また上記出力
端子は隣接する他の半導体セルの入力端子に接触状態の
もとで積層された積層係合状態となるように形成されて
なり、該積層係合された出力端子と入力端子とをコンタ
クト接続可能に構成されていることを特徴としている。
れると共に一方の接触面に入力端子また他方の接触面に
出力端子をそなえ、上記接触配置状態において上記入力
端子は隣接する半導体セルの出力端子に、また上記出力
端子は隣接する他の半導体セルの入力端子に接触状態の
もとで積層された積層係合状態となるように形成されて
なり、該積層係合された出力端子と入力端子とをコンタ
クト接続可能に構成されていることを特徴としている。
以下図面を参照しつつ説明する。
■）発明の実施例
第４図は本発明の一笑施例におけるレイアウト図、第５
図（Ａ）＆いしいは第４図図示実施例の詳細説明図を示
している。図中の符号４′は入出力コンタクト部であっ
て、第５図（ｑに図示されている如く、隣接するセル２
とセ／Ｉ／３との出力端子０′と入力端子イ、との接続
部を表わし、その他の符号は第１図および第２図に対応
している。
図（Ａ）＆いしいは第４図図示実施例の詳細説明図を示
している。図中の符号４′は入出力コンタクト部であっ
て、第５図（ｑに図示されている如く、隣接するセル２
とセ／Ｉ／３との出力端子０′と入力端子イ、との接続
部を表わし、その他の符号は第１図および第２図に対応
している。
第４図図示実施例はセ／Ｉ／１とセ／ｌ／２．該セ／１
７２とセ／Ｉ／３が夫々接触して配置され、上記セ／Ｉ
／１とセ、／ｌ／２との間の入出力は接続は図示されて
おらず。
７２とセ／Ｉ／３が夫々接触して配置され、上記セ／Ｉ
／１とセ、／ｌ／２との間の入出力は接続は図示されて
おらず。
セル２の出力端子０′（第５図図示）とセ）Ｖ ３の入
力端子ｉ１とがコンタクト部４／において接続されてい
るものを示している。以下、第５図を参照して詳しく説
明する。
力端子ｉ１とがコンタクト部４／において接続されてい
るものを示している。以下、第５図を参照して詳しく説
明する。
第５図内は、第４図図示実施例におけるセ／ｌ／２およ
びセ）Ｌｉ ３の接触して配置されるまえの詳細な平面
図であり、第５図（Ｂ）は第５図内図示矢印Ｘ−Ｘ′に
おける出力端子０′と入力端子（ｌとの部分断面図であ
る。第５図（ロ）に図示されているように、上記出力端
子０／と入力端子（ｌとは夫々のセル本体から突出させ
てもうけられているが、セ／ｌ／２とセμ３とを接触配
置できるように高低差がつけられている。
びセ）Ｌｉ ３の接触して配置されるまえの詳細な平面
図であり、第５図（Ｂ）は第５図内図示矢印Ｘ−Ｘ′に
おける出力端子０′と入力端子（ｌとの部分断面図であ
る。第５図（ロ）に図示されているように、上記出力端
子０／と入力端子（ｌとは夫々のセル本体から突出させ
てもうけられているが、セ／ｌ／２とセμ３とを接触配
置できるように高低差がつけられている。
第５図（Ｃ）は、第４図に図示されているようにセ／Ｉ
／２とセ）ｖ乙とが接触して配置された状態、の詳細平
面図を示している。即ち、第５図（Ａ）図示のセル２と
セ／Ｉ／３とを近づけて接触配置した状態を示している
。第５図（至）は図示矢印ｘ −ｘ’における入出力端
子部分の断面図である。前述した如く、第５図（Ａ）、
（Ｂ）図示のセｌｖ２とセル３とを接触させて配置する
と、セ＃２の出力端子θ′とセ）Ｖ ５の入力端子ｉｌ
とは、第５図（Ｅ）に図示されている如く、絶縁Ｊ信８
を介して積層係合状態となる。そして、第４図図示実施
例の如く、セ）Ｖ ２とセ）Ｖ ３との入出力接続を行
なう場合には、第５図口に図示されている如く、コンタ
クト部４′をもうけて、セ／Ｉ／２の出力端子０とセ）
Ｖ ３の入力端子ｉを接続すれば良い。
／２とセ）ｖ乙とが接触して配置された状態、の詳細平
面図を示している。即ち、第５図（Ａ）図示のセル２と
セ／Ｉ／３とを近づけて接触配置した状態を示している
。第５図（至）は図示矢印ｘ −ｘ’における入出力端
子部分の断面図である。前述した如く、第５図（Ａ）、
（Ｂ）図示のセｌｖ２とセル３とを接触させて配置する
と、セ＃２の出力端子θ′とセ）Ｖ ５の入力端子ｉｌ
とは、第５図（Ｅ）に図示されている如く、絶縁Ｊ信８
を介して積層係合状態となる。そして、第４図図示実施
例の如く、セ）Ｖ ２とセ）Ｖ ３との入出力接続を行
なう場合には、第５図口に図示されている如く、コンタ
クト部４′をもうけて、セ／Ｉ／２の出力端子０とセ）
Ｖ ３の入力端子ｉを接続すれば良い。
また、第４図図示実施例の如く、セル１とセ／し２との
入出力接続を行なわない場合には、第５図（Ｅ）図示状
態のままで良いことは言うまでもない。
入出力接続を行なわない場合には、第５図（Ｅ）図示状
態のままで良いことは言うまでもない。
なお、第４図図示実施例は、５個の半導体セルから構成
されているが、更に多数の半導体セルの場合も同様にし
て構成することができる。
されているが、更に多数の半導体セルの場合も同様にし
て構成することができる。
（ト））発明の詳細
な説明した如く２本発明によれば、半導体セルを互いに
隣接させて配置すると共に隣接する各セルの出力端子と
入力端子とが積層状態となっていることにより隣接セル
間の結線はコンタクトを置くことに実現できるため、集
積度の向上を図ることが可能となると共にレイアウトも
簡単に行なうことができるようになる。
隣接させて配置すると共に隣接する各セルの出力端子と
入力端子とが積層状態となっていることにより隣接セル
間の結線はコンタクトを置くことに実現できるため、集
積度の向上を図ることが可能となると共にレイアウトも
簡単に行なうことができるようになる。
第１図および第２図は半導体回路の従来例におけるレイ
アウト図、第３図＜Ａ）ないしくｑは第１図図示例の詳
細説明図、第４図は本発明の一実施例におけるレイアウ
ト図、第５回内ないしく均は第４図図示実施例の詳細説
明図を示す。 図中、１ないし３は半導体セル、４および４／はコンタ
クト部、６はＰチャンネル、７はＮチャンネル、８は絶
縁層 ｔｌは入力端子、０′は出力端子を表わす。 オ ４ 回 第５図 （Ａ） 第５図（０）
アウト図、第３図＜Ａ）ないしくｑは第１図図示例の詳
細説明図、第４図は本発明の一実施例におけるレイアウ
ト図、第５回内ないしく均は第４図図示実施例の詳細説
明図を示す。 図中、１ないし３は半導体セル、４および４／はコンタ
クト部、６はＰチャンネル、７はＮチャンネル、８は絶
縁層 ｔｌは入力端子、０′は出力端子を表わす。 オ ４ 回 第５図 （Ａ） 第５図（０）
Claims (1)
- ビルディング・ブロック方式によってレイアウトされた
複数個の半導体セルでもって構成される半導体回路にお
いて、上記複数個の半導体セルは同一基板上に接触して
配置されると共に一方の接触面に入力端子また他方の接
触面に出力端子をそなえ、上記接触配置状態において上
記入力端子は隣接する半導体セルの出力端子に、また−
Ｆ記出力端子は隣接する他の半導体セルの入力端子に接
触状態のもとで積層された積層係合状態となるように形
成されてなり、該積層係合された出力端子と入力端子と
をコンタクト接続可能に構成されていることを特徴とす
るビルディング・ブロック構成をもつ半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113316A JPS594151A (ja) | 1982-06-30 | 1982-06-30 | ビルデイング・ブロツク構成をもつ半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113316A JPS594151A (ja) | 1982-06-30 | 1982-06-30 | ビルデイング・ブロツク構成をもつ半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594151A true JPS594151A (ja) | 1984-01-10 |
Family
ID=14609134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113316A Pending JPS594151A (ja) | 1982-06-30 | 1982-06-30 | ビルデイング・ブロツク構成をもつ半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594151A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352438A (ja) * | 1986-08-22 | 1988-03-05 | Toshiba Corp | 自動レイアウト方法 |
| JPS6386543A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165668A (en) * | 1979-06-11 | 1980-12-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-06-30 JP JP57113316A patent/JPS594151A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165668A (en) * | 1979-06-11 | 1980-12-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352438A (ja) * | 1986-08-22 | 1988-03-05 | Toshiba Corp | 自動レイアウト方法 |
| JPS6386543A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体集積回路 |
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