JPH06350047A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH06350047A JPH06350047A JP5133743A JP13374393A JPH06350047A JP H06350047 A JPH06350047 A JP H06350047A JP 5133743 A JP5133743 A JP 5133743A JP 13374393 A JP13374393 A JP 13374393A JP H06350047 A JPH06350047 A JP H06350047A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- substrate electrode
- electrode
- shape
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000003990 capacitor Substances 0.000 claims abstract description 4
- 238000010030 laminating Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】セル面積を増加させることなしに、セル容量Ｃ
ｓを増やす。 【構成】メモリ容量部を形成する積層型の基板電極１に
おいて、その上面の面積は従来と同じであるが、外周の
長さが長くなるような形状にする。これにより、基板電
極の側面面積が増加し、メモリセル容量Ｃｓを増やすこ
とができる。
ｓを増やす。 【構成】メモリ容量部を形成する積層型の基板電極１に
おいて、その上面の面積は従来と同じであるが、外周の
長さが長くなるような形状にする。これにより、基板電
極の側面面積が増加し、メモリセル容量Ｃｓを増やすこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にメモリ容量部を形成する基板電極の形状に関す
る。
し、特にメモリ容量部を形成する基板電極の形状に関す
る。
【０００２】
【従来の技術】従来のスタック型半導体メモリ装置を示
す図５を参照すると、この装置は、基板電極１と、容量
絶縁膜２と、容量電極３と、リード電極４と、Ｎ型拡散
層５と、半導体基板６とを備え、メモリ容量部分は、基
板電極１と容量電極３との間に形成される。
す図５を参照すると、この装置は、基板電極１と、容量
絶縁膜２と、容量電極３と、リード電極４と、Ｎ型拡散
層５と、半導体基板６とを備え、メモリ容量部分は、基
板電極１と容量電極３との間に形成される。
【０００３】図５に示す基板電極１は、図７の斜視図に
示すような２本の四角柱の組み合わせ形状をしており、
基板電極１の上面即ち図７の寸法Ａ×Ｂの部分は、四角
形となっている。
示すような２本の四角柱の組み合わせ形状をしており、
基板電極１の上面即ち図７の寸法Ａ×Ｂの部分は、四角
形となっている。
【０００４】従来のスタックや半導体メモリ装置では、
図６の平面図に示すように、図７に示す形状の基板電極
１が、半導体基板６の主表面に規則的に多数配列されて
いる。
図６の平面図に示すように、図７に示す形状の基板電極
１が、半導体基板６の主表面に規則的に多数配列されて
いる。
【０００５】
【発明が解決しようとする課題】前述した従来の半導体
メモリ装置の基板電極１の形状では、デバイスの特性及
び信頼性を向上させる為にメモリ容量部の容量を大きく
する際に、容量絶縁膜２の膜厚を一定とした場合、基板
電極１の上面面積（図７の寸法Ａ×Ｂ）を大きくする
か、もしくは基板電極１の側面の高さ（図７の寸法Ｃ）
を高くしなければならないが、前者の構成ではチップ面
積が大きくなるという欠点があり、また後者の構成では
基板電極１形成後の段差が大きくなる為、製造条件が厳
しくなるという欠点があった。
メモリ装置の基板電極１の形状では、デバイスの特性及
び信頼性を向上させる為にメモリ容量部の容量を大きく
する際に、容量絶縁膜２の膜厚を一定とした場合、基板
電極１の上面面積（図７の寸法Ａ×Ｂ）を大きくする
か、もしくは基板電極１の側面の高さ（図７の寸法Ｃ）
を高くしなければならないが、前者の構成ではチップ面
積が大きくなるという欠点があり、また後者の構成では
基板電極１形成後の段差が大きくなる為、製造条件が厳
しくなるという欠点があった。
【０００６】
【課題を解決するための手段】本発明の半導体メモリ装
置の構成は、２ｎ角形の上部形状を有する基板電極を備
えていることを特徴とする。
置の構成は、２ｎ角形の上部形状を有する基板電極を備
えていることを特徴とする。
【０００７】
【実施例】本発明の第１の実施例の基板電極の配置を示
す図１の平面図、この基板電極の形状を示す図２の斜視
図を参照すると、この実施例は、基板電極１の上部の向
かい合う１組の側面を同一方向に屈折させる（ここでは
矢羽根状）ことにより、基板電極１の上面面積は一定で
も側面面積は、大きくなる。この上面は、六角形を有す
る。
す図１の平面図、この基板電極の形状を示す図２の斜視
図を参照すると、この実施例は、基板電極１の上部の向
かい合う１組の側面を同一方向に屈折させる（ここでは
矢羽根状）ことにより、基板電極１の上面面積は一定で
も側面面積は、大きくなる。この上面は、六角形を有す
る。
【０００８】また、図１に示すように、基板電極１は規
則的に配置される為、この形状にしてもチップ面積は一
定である。尚図５については、共通するため、説明を省
く。
則的に配置される為、この形状にしてもチップ面積は一
定である。尚図５については、共通するため、説明を省
く。
【０００９】本発明の第２の実施例の基板電極の配置を
示す図３の平面図、この基板電極の形状を示す図４の斜
視図を参照すると、この実施例は、中折れ矢羽根状とも
いうべき八角形の基板電極１上部の形状を有し、これは
向かい合う２組の側面をそれぞれ同一方向に屈折させる
ことにより、基板電極１の上面面積は一定でも、側面面
積は図２よりも大きくなる。
示す図３の平面図、この基板電極の形状を示す図４の斜
視図を参照すると、この実施例は、中折れ矢羽根状とも
いうべき八角形の基板電極１上部の形状を有し、これは
向かい合う２組の側面をそれぞれ同一方向に屈折させる
ことにより、基板電極１の上面面積は一定でも、側面面
積は図２よりも大きくなる。
【００１０】また、図３に示すように、基板電極１は、
規則的に配置される為、チップ面積は一定である。従っ
て、第２の実施例は、第１の実施例以上の効果が得られ
る。また、第１の実施例においては、向かい合う１組の
側面を同一方向に屈折させているのに対し、第２の実施
例においては向かい合う２組の側面を同一方向に屈折さ
せているため、第１の実施例より側面面積を大きくする
ことが可能である。
規則的に配置される為、チップ面積は一定である。従っ
て、第２の実施例は、第１の実施例以上の効果が得られ
る。また、第１の実施例においては、向かい合う１組の
側面を同一方向に屈折させているのに対し、第２の実施
例においては向かい合う２組の側面を同一方向に屈折さ
せているため、第１の実施例より側面面積を大きくする
ことが可能である。
【００１１】このように、基板電極１の上面形状は、２
ｎ（ｎは３以上の整数）角形であれば、図１，図３に示
すような全体のチップ面積を増加させずに、側面面積を
増加できる。
ｎ（ｎは３以上の整数）角形であれば、図１，図３に示
すような全体のチップ面積を増加させずに、側面面積を
増加できる。
【００１２】
【発明の効果】以上説明したように、本発明は、基板電
極の側面面積を大きくし、かつ基板電極を規則的に配置
させるので、チップ面積，基板電極の上面面積及び高さ
を増加させることなく、メモリセル容量部の容量を大き
くできるという効果を有する。
極の側面面積を大きくし、かつ基板電極を規則的に配置
させるので、チップ面積，基板電極の上面面積及び高さ
を増加させることなく、メモリセル容量部の容量を大き
くできるという効果を有する。
【図１】本発明の第１の実施例の基板電極の配置を示す
平面図である。
平面図である。
【図２】本発明の第１の実施例の基板電極の形状を示す
斜視図である。
斜視図である。
【図３】本発明の第２の実施例の基板電極の配置を示す
平面図である。
平面図である。
【図４】本発明の第２の実施例の基板電極の形状を示す
斜視図である。
斜視図である。
【図５】メモリセルの構成を示す断面図である。
【図６】従来の基板電極の配置を示す平面図である。
【図７】従来の基板電極の形状を示す斜視図である。
１ 基板電極 ２ 容量絶縁膜 ３ 容量電極 ４ ゲート電極 ５ Ｎ型拡散層 ６ 半導体基板
Claims (1)
- 【請求項１】 半導体基板上の基板電極上に絶縁膜を介
して容量電極を積層することにより、メモリ容量部が形
成される半導体メモリ装置において、前記基板電極が、
２ｎ（ｎは３以上の整数）角形の上部形状を有すること
を特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133743A JPH06350047A (ja) | 1993-06-04 | 1993-06-04 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133743A JPH06350047A (ja) | 1993-06-04 | 1993-06-04 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350047A true JPH06350047A (ja) | 1994-12-22 |
Family
ID=15111891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133743A Pending JPH06350047A (ja) | 1993-06-04 | 1993-06-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220205A (ja) * | 1998-01-30 | 1999-08-10 | Sharp Corp | 半導体レーザ素子及びその製造方法 |
| US7217313B2 (en) | 2002-05-30 | 2007-05-15 | Tokyo Electron Limited | Dehumidification system and dehumidification method |
-
1993
- 1993-06-04 JP JP5133743A patent/JPH06350047A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220205A (ja) * | 1998-01-30 | 1999-08-10 | Sharp Corp | 半導体レーザ素子及びその製造方法 |
| US7217313B2 (en) | 2002-05-30 | 2007-05-15 | Tokyo Electron Limited | Dehumidification system and dehumidification method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991102 |