JPS594316A - デ−タラツチ回路 - Google Patents
デ−タラツチ回路Info
- Publication number
- JPS594316A JPS594316A JP57113028A JP11302882A JPS594316A JP S594316 A JPS594316 A JP S594316A JP 57113028 A JP57113028 A JP 57113028A JP 11302882 A JP11302882 A JP 11302882A JP S594316 A JPS594316 A JP S594316A
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- JP
- Japan
- Prior art keywords
- mos
- input
- signal
- output
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｃ−ＭＯＳを用いたデータラッチ回路に関す
るものであシ、その目的とするところは、出力データ信
号の立上シ反転および立下シ反転のうちいずれか一方が
り０ツクパルス信号に同期して変化するとともに、他方
が入力データ信号の反転時に同期して変化するようにし
たデータラッチ回路を簡単な回路構成で提供することに
ある。
るものであシ、その目的とするところは、出力データ信
号の立上シ反転および立下シ反転のうちいずれか一方が
り０ツクパルス信号に同期して変化するとともに、他方
が入力データ信号の反転時に同期して変化するようにし
たデータラッチ回路を簡単な回路構成で提供することに
ある。
以下、実施例について図を用いて説明する。第１図は本
発明一実施例を示すもので、（ＣＩＩＸＣＩりはＣ−Ｍ
ＯＳインバータ、（ＴｔＸＴ＊）はＭＯＳトランジスタ
であり、入力データ信号（Ｄりを反転する第ｌのＣ−Ｍ
ＯＳインバータ（Ｃｔ、）の出力信号（Ｑｌ）を第１の
ＭＯＳ ｌ−ランジスタ（’ｒ＋）を介して第２のＭＯ
Ｓインバータ（ＣＩりに入力し、第１のＭＯＳ ＋−ラ
ンジスタ（Ｔ１）のゲートに第２のＭＯＳ ｌ−ランジ
スタ（Ｉ２）を介してクロックパルス信号（Ｖｃ ｐ
）を入力するとともに、第２のＣ−ＭＯＳインバータ（
ＣＩ２）の入力信号（Ｑ２）を第２のＭＯＳトランジス
タ（Ｉ２）のゲートに入力してあり、り０ツク回路（Ｃ
Ｌ）を構成する２個のＭＯＳ ｌ−ランジスタ（ＴｔＸ
ＴＪは同一チセシネルのものであれば良く、Ｐ−ＭＯＳ
％Ｎ−ＭＯＳのいずれでも良い。図中（Ｖｏｏ）（■ｓ
ｓ）は電源電圧、（ＩＮ）は入力端子、（ＣＬＫ） ｉ
ｊ：りＯツク端子、（ｏｔｎ”）は出力端子である。
発明一実施例を示すもので、（ＣＩＩＸＣＩりはＣ−Ｍ
ＯＳインバータ、（ＴｔＸＴ＊）はＭＯＳトランジスタ
であり、入力データ信号（Ｄりを反転する第ｌのＣ−Ｍ
ＯＳインバータ（Ｃｔ、）の出力信号（Ｑｌ）を第１の
ＭＯＳ ｌ−ランジスタ（’ｒ＋）を介して第２のＭＯ
Ｓインバータ（ＣＩりに入力し、第１のＭＯＳ ＋−ラ
ンジスタ（Ｔ１）のゲートに第２のＭＯＳ ｌ−ランジ
スタ（Ｉ２）を介してクロックパルス信号（Ｖｃ ｐ
）を入力するとともに、第２のＣ−ＭＯＳインバータ（
ＣＩ２）の入力信号（Ｑ２）を第２のＭＯＳトランジス
タ（Ｉ２）のゲートに入力してあり、り０ツク回路（Ｃ
Ｌ）を構成する２個のＭＯＳ ｌ−ランジスタ（ＴｔＸ
ＴＪは同一チセシネルのものであれば良く、Ｐ−ＭＯＳ
％Ｎ−ＭＯＳのいずれでも良い。図中（Ｖｏｏ）（■ｓ
ｓ）は電源電圧、（ＩＮ）は入力端子、（ＣＬＫ） ｉ
ｊ：りＯツク端子、（ｏｔｎ”）は出力端子である。
いま、第２図はＭＯＳ トランジスタ（１゛θ（Ｉ２）
としてＮ −ＭＯＳを用いた場合におけるタイムチＰ−
トを示すもので、同図（ａ）はり０ツク端子（ＣＬＫ）
に入力されるクロックパルス信号（ｖＣｐ）、同図（ｂ
）は入力端子（ＩＮ）に入力される入力ゲータ信号（■
１）、同図（Ｃ）はＭＯＳ ） ５ ：／ジ２：５１（
ＴＩ）ノゲート信号（Ｖｏ）、同図（ΦはＣ−ＭＯＳイ
ンバータ（ＣＩＩ）の出力信号（Ｑυ、同図（ｅ） ｔ
ｉり０・νり回路（ＣＬ）の出力信号すなわちＣ−ＭＯ
Ｓインバータ（ｃｒｓ）の入力信号（Ｑり、同図（ｆ）
はＣ−ＭＯＳインバータ（ｃｔｔ）から出力端子（ＯＵ
Ｔ）を介して出力される出力データ信号（Ｑ、）である
。この場合、Ｃ−ＭＯＳインバータ（Ｃ１＊）の入力信
号（可）がｔＸＬ ｎ レベルのときにトランジスタ（
’ｌ’ｌ ）のゲート信号（ＶＧ）は”Ｈ“レベルに固
定されることになって、Ｃ−ＭＯＳインバータ（ＣＩり
の動作はりＯツクパルス信号（Ｖｃｐ）の変化に対して
無関係となる。したがって、出力データ信号（Ｑ、）の
立上シ反転はりＯツクパルス信号（Ｖｃｐ）の立上りに
同期し、立下り反転は入力データ信号（ＤＩ）の立下シ
に同期して行なわれることになる。
としてＮ −ＭＯＳを用いた場合におけるタイムチＰ−
トを示すもので、同図（ａ）はり０ツク端子（ＣＬＫ）
に入力されるクロックパルス信号（ｖＣｐ）、同図（ｂ
）は入力端子（ＩＮ）に入力される入力ゲータ信号（■
１）、同図（Ｃ）はＭＯＳ ） ５ ：／ジ２：５１（
ＴＩ）ノゲート信号（Ｖｏ）、同図（ΦはＣ−ＭＯＳイ
ンバータ（ＣＩＩ）の出力信号（Ｑυ、同図（ｅ） ｔ
ｉり０・νり回路（ＣＬ）の出力信号すなわちＣ−ＭＯ
Ｓインバータ（ｃｒｓ）の入力信号（Ｑり、同図（ｆ）
はＣ−ＭＯＳインバータ（ｃｔｔ）から出力端子（ＯＵ
Ｔ）を介して出力される出力データ信号（Ｑ、）である
。この場合、Ｃ−ＭＯＳインバータ（Ｃ１＊）の入力信
号（可）がｔＸＬ ｎ レベルのときにトランジスタ（
’ｌ’ｌ ）のゲート信号（ＶＧ）は”Ｈ“レベルに固
定されることになって、Ｃ−ＭＯＳインバータ（ＣＩり
の動作はりＯツクパルス信号（Ｖｃｐ）の変化に対して
無関係となる。したがって、出力データ信号（Ｑ、）の
立上シ反転はりＯツクパルス信号（Ｖｃｐ）の立上りに
同期し、立下り反転は入力データ信号（ＤＩ）の立下シ
に同期して行なわれることになる。
第８図はＭＯＳ ｔ’ランジスタ（’Ｉ’ｔ）（Ｔｇ）
としてＰ−ＭＯＳを用いた場合におけるタイムチャート
を示すもので、この場合、Ｃ−ＭＯＳインバータ（ＣＩ
Ｏ）の入力信号（Ｑ２）が′Ｓ Ｈ“レベルのとき、Ｍ
ＯＳ ｌ−ランジスタ（Ｔ、）のゲート信号（ＶＧ）が
ゝゝＬ″しベルに固定されることになって、Ｃ−ＭＯＳ
インバータ（ＣＩりの動作がクロックパルス信号（Ｖｃ
ｐ）の変化に無関係となる。したがって、出力データ信
号（Ｑ２）の立上シ反転は入力データ信号（Ｄｉ）の立
上りに同期し、立下シ反転はクロックパルス信号（Ｖｃ
ｐ）の立下に同期して行なわれ、第２図の場合と同期関
係が逆になる。
としてＰ−ＭＯＳを用いた場合におけるタイムチャート
を示すもので、この場合、Ｃ−ＭＯＳインバータ（ＣＩ
Ｏ）の入力信号（Ｑ２）が′Ｓ Ｈ“レベルのとき、Ｍ
ＯＳ ｌ−ランジスタ（Ｔ、）のゲート信号（ＶＧ）が
ゝゝＬ″しベルに固定されることになって、Ｃ−ＭＯＳ
インバータ（ＣＩりの動作がクロックパルス信号（Ｖｃ
ｐ）の変化に無関係となる。したがって、出力データ信
号（Ｑ２）の立上シ反転は入力データ信号（Ｄｉ）の立
上りに同期し、立下シ反転はクロックパルス信号（Ｖｃ
ｐ）の立下に同期して行なわれ、第２図の場合と同期関
係が逆になる。
本発明は上述のように入力ゲータ信号を反転する第１の
Ｃ−ＭＯＳインバータの出力信号を第１のＭＯ５ｔ−ラ
シジスタを介して第２のＣ−ＭＯＳインバータに入力し
、第１のＭＯＳトランジスタのゲートに第２のＭＯＳト
ランジスタを介してクロックパルス信号を入力するとと
もに第２０Ｃ−ＭＯＳインバータの入力信号を第２のＭ
ＯＳ ｌ−ランジスタのゲートに入力したものであシ、
出力データ信号の立上り反転および立下υ反転のうちい
ずれか一方がクロ・ンクパルス信号に同期して変化する
とともに、他方が入力データ信号の反転時に同期して変
化するようにしたデータラッチ回路を２個のＣ−ＭＯＳ
インバータと、２個のＭＯＳ トランジスタにて形成で
き、回路構成が簡単になシ、種々のフリップ７０９９回
路に応用できるものである。
Ｃ−ＭＯＳインバータの出力信号を第１のＭＯ５ｔ−ラ
シジスタを介して第２のＣ−ＭＯＳインバータに入力し
、第１のＭＯＳトランジスタのゲートに第２のＭＯＳト
ランジスタを介してクロックパルス信号を入力するとと
もに第２０Ｃ−ＭＯＳインバータの入力信号を第２のＭ
ＯＳ ｌ−ランジスタのゲートに入力したものであシ、
出力データ信号の立上り反転および立下υ反転のうちい
ずれか一方がクロ・ンクパルス信号に同期して変化する
とともに、他方が入力データ信号の反転時に同期して変
化するようにしたデータラッチ回路を２個のＣ−ＭＯＳ
インバータと、２個のＭＯＳ トランジスタにて形成で
き、回路構成が簡単になシ、種々のフリップ７０９９回
路に応用できるものである。
第１図は本発明一実施例の回路図、！＠２図（ａ） −
（ｆ）および第８図（ａ）〜（ｆ）は同上の動作説明図
である（ＣＩ、ＸＣＩ、）はＣ−ＭＯＳインバータ（Ｔ
１）、（Ｔりはトランジスタである。 代理人 弁理士 石 １）長 七
（ｆ）および第８図（ａ）〜（ｆ）は同上の動作説明図
である（ＣＩ、ＸＣＩ、）はＣ−ＭＯＳインバータ（Ｔ
１）、（Ｔりはトランジスタである。 代理人 弁理士 石 １）長 七
Claims (1)
- （１）入カダ・−夕信号を反転する第１０Ｃ−ＭＯＳイ
ンバータの出力信号を第１のＭＯＳ ｌ−ランジスタを
介して第２のＣ−ＭＯＳインバータに入力し、第１のＭ
ＯＳ トランジスタのゲートに第２のＭＯＳ ｌ’ラン
ジスタを介してクロックパルス信号を入力するとともに
第２のＣ−ＭＯＳインバータの入力信号を第２のＭＯＳ
トランジスタのゲートに入力して成るデータラッチ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113028A JPS594316A (ja) | 1982-06-30 | 1982-06-30 | デ−タラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113028A JPS594316A (ja) | 1982-06-30 | 1982-06-30 | デ−タラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594316A true JPS594316A (ja) | 1984-01-11 |
Family
ID=14601632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113028A Pending JPS594316A (ja) | 1982-06-30 | 1982-06-30 | デ−タラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594316A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10103716B2 (en) | 2016-08-19 | 2018-10-16 | Toshiba Memory Corporation | Data latch circuit |
| DE212018000053U1 (de) | 2017-07-14 | 2019-01-14 | Murata Manufacturing Co., Ltd. | RFID-Etikett |
-
1982
- 1982-06-30 JP JP57113028A patent/JPS594316A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10103716B2 (en) | 2016-08-19 | 2018-10-16 | Toshiba Memory Corporation | Data latch circuit |
| DE212018000053U1 (de) | 2017-07-14 | 2019-01-14 | Murata Manufacturing Co., Ltd. | RFID-Etikett |
| DE112018000043T5 (de) | 2017-07-14 | 2019-05-02 | Murata Manufacturing Co., Ltd. | RFID-Etikett und RFID-Etikett-Verwaltungsverfahren |
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