JPS594329A - Ｐｌａを用いた論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、ディジタル計算機、ディジタル・データ処理
システム、ディジタル制御システム等に用いられる型の
大規模集積回路（ＬＳＩ）上に形成される２値論理構造
に関する。本発明は特にマイクロプログラム制御のデー
タ処理装置および他のマイクロプログラム制御のディジ
タル・システムのマイクロ・ワード生成部分において有
用である。 ［背景技術］ プログラマブル論理アレイ（ＰＬＡ）は半導体集積回路
チップ上に複雑な２値論理関数を実現するための有用な
機楕である。ＰＬＡは不規則で複雑な組み合せ論理関数
を実現するための規則的且つ秩序のある構造を提供する
。ＰＬＡは設計が他の型の論理構造よりも柔軟且つ容易
である。典型的なＰＬＡ及びその用途がＭｅａｄ及びＣ
ａｎ豐ａｙ著、”Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　Ｖ
ＬＳＩ　Ｓｙｓｔｅｍｓ”、Ａｄｄｉｓｏｎ−ｗｅｓｌ
ｅｙ　Ｐｕｂｌｉｓｈｉｎｇ　Ｃｏｍｐａｎｙ　１９８
０年刊、７９〜８８ページに説明されている。 集積回路チップ上では空間は常に重要な問題である。通
常の目的は、単一のチップ上に配置し得る回路構造及び
回路数を最大化する事である。しかし種々の利点にもか
かわらずＰＬＡはしばしば所望以上にチップ上の空間を
必要とする。 第１図は半導体集積回路チップ上に形成され、単一のＰ
ＬＡＩＯから構成された２値論理回路を示す。このＰＬ
ＡＩＯは入力ＡＮＤアレイ１１、出力ＯＲアレイ１２及
びＡＮＤアレイ１１の各出力をＯＲアレイ１２の対応す
る入力に接続する多数の積項線（ワード線）を有する。 図面を簡単にするために、それらの積項線は単一のマル
チライン・バスＧで表わされている。 第１群の２値入力信号は第１のマルチライン入力バスＥ
によってＡＮＤアレイ１１の第１の組の入力に供給され
る。第２群の入力信号は第２のマルチライン入力バスＦ
によってＡＮＤアレイ１１の第２の組の入力に供給され
る。複数の２値出力信号はＯＲアレイ１２によって作ら
れ、マルチライン出力バスＭに現われる。出力バスＭの
それらの出力信号は入力バスＥ及びＦ上の入力信号の種
々の論理関数を表わす。 ＡＮＤアレイ１１の内部構造には、互いに直角に交差し
矩形の格子パターンを形成する２組の信号線が含まれて
いる。その１組は、入力バスＥ及びＦに生じる信号によ
って駆動される内部入力信号線である。ここでは、いわ
ゆる「シングル・ビット・パーティショニング」を仮定
する。従ってＡＮＤアレイ１１は入力バスＥ及びＦの１
本の信号線毎に２本の内部入力信号線を有する。そのよ
うな内部入力信号線の１本は入力信号の真数値を伝え、
他の１本は入力信号の補数値を伝える。このためにＡＮ
Ｄアレイ１１は、バスＥ及びＦ上の入力信号を受は取り
ＡＮＤアレイ１１の内部入力信号線にその入力信号の真
数値及び補数値を与える入力ビット・デコーダを含む。 ＡＮＤアレイ１１中の他の内部信号線の組はいわゆる積
項線Ｇである。これらは内部入力信号線と直角に交差す
る。入力信号線及び積項線は集積回路チップ上で異なる
レベルに形成されるので、それらは互いに電気的に接続
しない。ＡＮＤアレイ１１によって与えられる論理関数
は、各積項線を１つ以上の内部入力信号線に結合するた
めに集積回路チップ上に形成とれたトランジスタの位置
及び接続によって決定される。これらのトランジスタは
、各積項線に生じる信号が入力バスＥ及びＦ上の１つ以
上の入力信号の所望の論理関数を表わすように接続され
る。 ＯＲアレイ１２も、互いに直角に交差し矩形の格子パタ
ーンを形成する２組の信号線を含んでいる。そのような
信号線の入力層は積項線Ｇであり、出力組はＯＲアレイ
の出力線Ｍである。ＯＲアレイ１２内の積項線Ｇは出力
線Ｍと異なるレベルにあるのでそれらの間に直接の電気
接続は存在しない。ＯＲアレイ１２によって与えられる
ＯＲ関数は、積項縁Ｇを出力線Ｍに結合するために集積
回路チップ上に形成されたトランジスタの位置及び接続
によって決定される。 シングル・ビット・パーティショニングの場合、積項線
Ｇの各々の上の信号は、入力バスＥ及びＦに生じる入力
信号の１つ以上のものの真数値及び補数値のある組み合
せのＡＮＤ関数と考える事ができる。同様にＯＲアレイ
出カ線Ｍの各々に現れる出力信号は、１つ以上の積項線
Ｇに現れる信号のＯＲ関数と考える事ができる。集積回
路チップ上の実際の物理的レイアウトにおいては、ＡＮ
Ｄアレイ１１はＯＲアレイ１２に接し、それらの間にむ
だな空間ま存在しない。図面でそれらが離れているのは
単に説明の便宜のためである。 ＡＮＤアレイ及びＯＲアレイの内部構造の典型例は前掲
のＭｅａｄとＣｏｎｗａｙの教科書に与えられている。 相対的物理的寸法、即ちＡＮＤアレイ１１によって占有
されるチップ面積の相対的大きさは、入力線（バスＥ及
びＦ）の総数及び積項線（バスＧ）の総数の関数である
。妥当な第１近似において、ＡＮＤアレイ１１に関する
相対的チップ面積は２（Ｅ十Ｆ）Ｇに比例する。但しＥ
、Ｆ及びＧはバスＥ、Ｆ及びＧの各々の信号線の数であ
る。２の因子は、シングル・ビット・パーティショニン
グのため、ＡＮＤアレイ１１がバスＥ及びＦの各信号線
毎に２本の内部入力信号線を有するので付加されている
。バスＥ中の入力線に必要な相対的チップ面積は２ＥＧ
に比例する。、ＯＲアレイ１２の相対的寸法はＧＭに比
例する。但しＭは出力バス中の信号線の数を表わす。 ［発明の開示］ 本発明は、構造が全体として集積回路チップ上でより小
さな空間しか必要としないようにＰＬＡを用いた新規な
改良された２値論理構造を提供する。この論理構造は、
第１のＰＬＡ群の出力が第２のＰＬＡ群に対して入力の
一部を与えるように複数のＰＬＡが互いにカスケード状
に接続されたものより成る。第１のＰＬＡは寸法が比較
的小さく、それによって占有されるチップ空間は、第１
のＰＬＡと第２のＰＬＡの両者が全入力信号を収納する
に充分な寸法を有する単一のＰＬＡによって置き代えら
れた場合に必要となるであろう余分のチップ面積よりも
小さい。 そのようなカスケード式のＰＬＡの組み合せの第１のＰ
ＬＡは以下「符号化ＪＰＬＡと呼ぶ。これは２値入力信
号の第１の群に応答して、入力群よりもビット数の少な
い符号化された出力信号群を形成する。この符号化され
た信号群は、以下［復号ＪＰＬＡと呼ぶ第２のＰＬＡの
一部の入力を与えるために使われる。符号化された群の
ビット数が少ないので第２のＰＬＡは小さなチップ面積
しか必要としない。特に、第２のＰＬＡに必要なチップ
面積の減少は、第１のＰＬＡ即ち符号化Ｐ　Ｌによって
占有されるチップ面積よりも大きい。 従ってカスケード接続の２つのＰＬＡは等価な単一のＰ
ＬＡよりも少ないチップ面積しか必要としない。 ［発明を実施するための最良の形態］ 第２図を参照すると、本発明に従って構成された論理回
路の実施例が示されている。この回路は第２のＰＬＡ１
４とカスケード式に結合された第１のＰＬＡ、１３を含
んでいる。この構造は、適当な条件の下では、第１図の
論理回路と比較した時、集積回路チップ上の面積使用量
が少ない。第１のＰＬＡ１３はここでは「符号化ＪＰＬ
Ａと呼び、第２のＰＬＡ１４は「復号ＪＰＬＡと呼ぶ。 各ＰＬＡ１３及び１４は第１図のＰＬＡＩＯに関して述
べたのと同じ一般形の内部構造を有する。 符号化ＰＬＡ１３は入力ＡＮＤアレイＩ５、出力ＯＲア
レイ１６及びＡＮＤアレイ１５の出力をＯＲアレイ１６
に対応する入力に接続するためのマルチライン・バスＪ
中にある複数の積項線を含んでいる。同様に、復号ＰＬ
Ａ１４は入力ＡＮＤアレイ１°７、出力ＯＲアレイ１８
及びＡＮＤアレイ１７の出力をＯＲアレイ１８の対応す
る入力に接続するためのマルチライン・バスＧ中にある
複数の積項線を含む。ＡＮＤアレイ１５及び１７の各々
はシングル・ピッ１−・パーティショニングが仮定され
ている。ＡＮＤアレイ１５及び１７は第１図のＡＮＤア
レイ１１の場合に述べたのと同じ一般形の内部構造を有
する。同様にＯＲアレイ１６及び１８の各々も第１図の
ＯＲアレイ１２と同じ一般形の内部構造を有する。比較
のため、第２図のバスＥ、Ｆ、Ｇ及びＭ中の信号線の数
は第１図のバスＥ、Ｆ、Ｇ及びＭの各々の信号線の数と
同じであると仮定する。 符号化ＰＬＡ１３は第１群の入力信号Ｅに応答して、よ
り少数の信号Ｋを形成する。信号には第１群のみ力信号
Ｅに関する異なった２進数値の組み合せを識別する様に
符号化される。復号ＰＬＡ１４は第２群の入力信号Ｆ及
び符号化された信号Ｋに応答して、第１群及び第２群の
入力信号Ｅ及びＦの論理関数を表わす出力信号Ｍを形成
する。 入力信号Ｅをよりむだのないように符号化する符号化Ｐ
ＬＡ１３の使用は、第２のＰＬＡ１４のＡＮＤアレイ１
７の入力に至る信号線にの数を減少させ、この減少は因
子’：Ｅ−Ｋ）によって表わされる。但しＥ及びＫは各
々バスＥ及びＫの信号線の数を表わす。従ってＡＮＤア
レイ１７に必要なチップ面積が減少するが、この減少量
は２　（Ｅ−Ｋ）Ｇに比例する。この面積の減少は破線
１９で表わされている。しかしながら、この減少量はチ
ップ面積の正味の節約を表わすわけではない。 符号化ＰＬＡ１３の使用はあるチップ面積を必要とする
。符号化ＰＬＡ１３によって占有されるチップ面積は（
２Ｅ＋Ｋ）Ｊに比例する。チップ面積の正味の節約を得
るために、符号化ＰＬＡ１３に必要なこの面積は、復号
ＡＮＤアレイ１７に関して実現された面積の減少量より
も小さくなければならない。多くの応用においてこの条
件は満足させる事ができる。 チップ面積の正味の節約率は妥当な１次近似で次式によ
って表わされる。 分母の項２ＥＧは、単一のＰＬＡだけを用い全入力信号
ＥをＡＮＤアレイ１１に加えた場合を表わす。この２Ｅ
Ｇの因子は入力信号ＥのためのＡＮＤアレイ１１に必要
な面積を表わす。 第３図は比に／Ｈに関してチップ面積の節約百分率を示
したグラフである。種々の線は比Ｇ／Ｊの種々の異なっ
た値について描かれている。これらの線は上式を用いて
描かれた。 第３図のグラフかられかるように、復号ＰＬＡ１４の積
項線Ｇの数が符号化ＰＬＡ１３の積項線Ｊの数よりも遥
かに大きい時、大きな節約百分率が実現される。例えば
バスＫがバスＥの半分の数の信号線を有する場合（Ｋ／
Ｅ＝０．５）、復号ＡＮＤアレイ１７が符号化ＰＬＡ１
３中の積項線Ｊの４倍の積項線Ｇを有する時、正味の節
約率は１８．５％である。これと同じに／Ｅ値の場合、
復号ＰＬＡ１４の積項線Ｇの数が符号化ＰＬＡＩ３の積
項線Ｊの数の１０倍であれば、節約率は約３７．５％に
増加する。 チップ面積の正味の節約を得るために、符号化ＰＬＡ１
３は復号Ｐ　Ｌ’Ａ　Ｌ　４と比較してかなり小なくな
ければならない。この基準を満足させるには、符号化Ｐ
ＬＡ１３の積項線Ｊの数が復号Ｐ　ｌ−Ａｌ４の積項線
Ｇの数よりも遥かに小さくなければならない。２つのＰ
ＬＡ中の積項線の数は２群の入力信号Ｅ及びＦの性質に
よって決定される。 特に群Ｆの信号はむだなく符号化されるべきであり、各
々の符号値は復号ＯＲアレイ１８によって作られる出力
信号を決定する時に頻繁に用いられるべきである。むだ
のない符号化とは、群Ｆの信号に関しと事実１全ての２
進値の組み合せが用いられる事を意味する。例えば群Ｆ
が５本の信号線を有する（５ビツト）ならば、３２個の
異なって２進符号値を提供することができる。むだのな
い符号化のために、その３２個の２進符号値の殆んど全
てを使用すべきである。 一方群・Ｅの信号は、ルーズに符号化されるべきであり
、復号ＯＲアレイ１８からの結果出力を決定する際にそ
れ程頻繁に用いられるべきでない。 ルーズな符号化とは、群Ｅに関する多くの異なって可能
な２進符号値が用いられない事を意味する。 例えば群Ｅには１６本の信号線がある（１６ビツト）が
、旬能な全部の２進符号値６５５３６個のうち２００個
しか用いられない。この場合、群Ｅの入力信号はルーズ
に符号化されていると言う。 そのような場合、符号化ＰＬＡ１３は実際に使われるそ
れら２００個の符号の組み合せのためだけの各々異なっ
た一意的な符号化された識別信号を形成する事によって
符号化をむだのないようにする作用をする。このように
して、群Ｅに関する入力信号線の数は１６から８に減少
させる事ができる。言い換えると復号ＰＬＡのために入
力バスには、入力バスＥに本来１６本の信号線があるに
もかかわらず、８本の信号線しか持たない。 このＰＬＡ構造が有利に用いられる１つの実用的な状況
は、ＰＬＡによって実現されたいわゆる有限状態機械を
用いた制御システムの場合である。 そのような機械において、○Ｒアレイの出力からＡＮＤ
アレイの入力にフィードバックさせる状態信号は通常か
なりむだなく符号化されており、結果出力を決定するの
によく使われている。一方ＰＬＡの動作を誘導する目的
でＡＮＤアレイの入力に供給されるデータ信号はしばし
ばかなりルーズに符号化されている。そのような場合、
別個の比較的小さな符号化ＰＬＡを用いれば、それより
も大きな主ＰＬＡに関するデータ入力線の数を減少させ
る上で有利である。 上記ＰＬＡの構成が有利に用いられる別の型の応用は、
マイクロプログラム制御のディジタル・データ処理装置
の場合である。ＰＬＡは、改良されたマイクロ・ワード
発生機構を提供するようにディジタル・データ処理装置
の制御装置に用いることができる。 データ処理装置（第４図） 第４図を参照すると、本発明の論理構造が有利に用いら
ｊしるディジタル・システムの機能ブロック図が示′さ
れている。第４図のディジタル・システムは、各々のシ
ステム命令（処理装置命令）の実行を制御するのに一連
のマイクロ・コードが使用されるマイクロプログラム制
御のデータ処理装置である。このデータ処理装置２０は
、データ・フロー・ユニツ１−２１、主記憶ユニツ１〜
２２、入力／出力ユニツ１〜２３及び制御ユニツ１−２
４を有する。データ・フロー・ユニツ１−２１はしばし
ば中央演算処理装置（ＣＰＵ）と呼ばれ、算術演算論理
ユニツＩ−（ＡＬＵ）、種々のハードウェア・レジスタ
及びカウンタ、局所記憶ユニツ１〜、並びにそれらの機
構を互いに接続するバス・システム等を含んでいる。デ
ータ・フロー・ユニット２１は加算、減算、再配列及び
他の操作をデータに対して行なって所望の結果を作成す
るユニットである。 制御ユニツ１−２４は、データ・フロー・ユニット２１
、主記憶ユニット２２及びＩ１０ユニット２３の動作を
、各ユニットに存在する種々の機能素子に至る各制御バ
ス２５．２６及び２７により供給される種々の制御点信
号によって制御する。 制御ユニツ１−２４は各システム命令、この場合は。 処理装置命令を実行するためのマイクロ・ワードの系列
を発生させるためのマイクロ・ワード生成装置を含む。 それらのマイクロ・ワードはさらに他のデータ処理ユニ
ット中の基本的動作を制御する制御点信号を発生する。 データ処理装置２０によって実行されるユーザー・プロ
グラムは、Ｉ１０バス２８によってＩ１０ユニット２３
に結合された周辺装置（図示せず）の１つから初期に主
記憶ユニット２２にロードされる。この初期ロードはデ
ータ・フロー・ユニット２１によって行なわれる。初期
ロードの後、ユーザー・プログラムは、ユーザー・プロ
グラムを構成する種々の処理装置命令を順次に主記憶ユ
ニット２２から読取る事によって実行される。各命令は
主記憶ユニット２２から読取られ、データ・フロー・ユ
ニット２Ｉ中の命令レジスタ２９にロードされる。命令
レジスタ２９に存在する命令又は少なくともそのオペレ
ーション・コード部分は、実行すべき命令を識別するた
めにマルチライン・バスによって制御ユニット２４に供
給される。 命令レジスタ２９への新しい命令のロードは、制御線３
１から命令レジスタ２９のロード制御端子に供給される
制御点信号によって行なわれる。 データ・フロー・ユニツ１〜２１．１１０ユニット２３
及び制御ユニット２４は全て同し１つの集積回路チップ
上に製作できる。そのために、チップ上に形成される回
路構造はチップ面積の使用度を最小化するよいに設計さ
れなければならない。 制御ユニット　　５　） 第５図を参照すると、第４図の制御ユニット２４の構成
が詳細に示されている。この構成は本発明に従って構成
されたマイクロ・ワード生成装置を含んでいる。この改
良されたマイクロ・ワード生成装置は符号化ＰＬＡ３２
．復号ＰＬＡ３３及びシーケンスカウンタ回路３４を含
む。説明を簡単にするためにＰＬＡ３２及び３３はダイ
ナミックＰＬＡ（クロックＰＬＡ）ではなくスタティッ
クＰＬＡであると仮定する。しかし本発明はダイナミッ
クＰＬＡの場合にも適用可能である事を御理解願いたい
。 符号化ＰＬＡ３２は、実行すべき複数ピッ１〜のシステ
ム命令に応答して、その様なシステム命令を一意的に表
現するがシステム命令よりも少数のビット数を有する複
数ビットの命令識別信号を発生する。この実施例で、シ
ステム命令は命令レジスタ２９からマルチライン・バス
３０によって符号化Ｐ　Ｌ　Ａ　３２の入力に供給され
る処理装置命令である。符号化ＰＬＡ３２によって作ら
れる命令識別信号はレジスタ３５によって、復号ＰＬＡ
３３のＡＮＤアレイの第１組の入力に供給される。 符号化Ｐ　Ｌ　Ａ　３２に供給される処理装置命令は例
えば１６ビツトの２進ワードである。現在考察している
データ処理装置は例えばその命令レバートリーに２００
種類の異なった処理装置命令を含み得る。この場合、入
力バスＥは１６信号線のバス、出力バスには８信号線の
バスであり、レジスタ３５は符号化ＰＬＡ３２によって
作られた８ビツトの命令識別信号を受は取るための８ビ
ツトの２進レジ・スタである。 シーケンス・カウンタ３４は、復号ＰＬＡ３３のＡＮＤ
アレイの第２組の入力に複数ビットの２進数信号を供給
するための複数ビット２進カウンタである。シーケンス
・カウンタ３４は、例えば入力バスＦによって復号ＰＬ
Ａ３３に６ビツトの数字を並′列に供給する為の６ビツ
トのカウンタである。この場合バスＦは６信号線のバス
である。 復号ＰＬＡ３３は、符号化ＰＬＡ３２からの命令識別信
号及びシーケンス・カウンタ３４からの数信号に応答し
て、実行すべき各処理装置命令に関するマイクロ・ワー
ドの系列を作る。マイクロ・ワードは復号ＰＬＡ３３の
ＯＲアレイの出力に１度に１つずつ現れる。各マイクロ
・ワードは例えば６０ビツトの幅を持つ。その場合出力
バスＭは６０信号線のバスである。 さらに第５図の制御ユニットは、復号ＰＬＡ３３からの
マイクロ・ワードに１度に１つずつ応答して、第４図の
データ処理システムの動作を１マイクロワード・サイク
ル中に制御するための複数の制御点信号を各マイクロワ
ード毎に作るための制御回路を有する。この制御回路は
マルチ・ビットの制御レジスタ３６、デコーダ３７及び
クロック・パルス発生回路３８を含む。制御レジスタ３
６のビット位置の数は１マイクロ・ワード中のビット位
置の数と同じである。復号ＰＬＡ３３の出力に現れるマ
イクロ・ワードは先行するマイクロワード・サイクルの
終りに制御レジスタ３６にロードされる。制御レジスタ
３６中のマイクロ・ワードは、その特定のマイクロ・ワ
ードに関する特定の制御点信号をデコータ３７が発生す
るようにデコータ３７を駆動する。 一般に各マイクロワードは、いくつかの符号化された複
数ビットの制御フィールドを含む。デコーダ３７は、そ
の符号化されたフィールドをデコードして適当な個々の
制御点信号を作る。マイクロワード中の符号化されてい
ないビットはデコータ３７をそのまま通過して供給され
る。クロック発生回路３８は、制御点信号が実際にデコ
ータ３７の出力に生じる時点を決定するクロック・パル
スを供給する。あるデータ処理装置ではマイクロワード
・サイクル当り１クロツク・パルス、他のデータ処理装
置では各マイクロワード・サイクル当り数クロック・パ
ルスが用いられる。デコーダ３７は典型的な場合、比較
的多数の制御点出力線を有する。典型的なデータ処理装
置においては、１００以上の出力線が存在し得る。どの
マイクロワードの場合でも、そのマイクロ・ワードに関
する所望の制御動作を行なうのに比較時少数の制御点信
号しか付勢されない。 クロック発生回路３８は、各マイクロワード・サイクル
毎に１カウント値だけシーケンス・カウンタ３４のカウ
ントを増計数するために、シーケンス・カウンタの増計
数入力端子にもクロック・パルスを加える。そのタイミ
ングは、マイクロワードが制御□ルジスタ３６にロード
された直後にシーケンス・カウンタ３４が１増計数され
復号ＰＬＡ３３が次のマイクロワードの形成を始められ
るようなものである。シーケンス・カウンタ３４の増計
数の繰り返しにより、復号ＰＬＡ３３はレジスタ３５中
に所在する命令識別信号に関するマイクロワードの系列
を形成する。系列中の最後のマイクロワードは、次の命
令識別信号をレジスタ３５にロードさせ且つシーケンス
・カウンタ３４をゼロにリセットするために制御点信号
線３９を付勢する。 第４図を参照すると、新しい処理装置命令が命令レジス
タ２９にロードされる毎に符号化ＰＬＡ３２によって新
しい命令識別信号が作られ、適当な時点にレジスタ３５
にロードされる。命令レジスタ２９への新しい処理装置
命令のロードは、現在実行中の命令に関するマイクロ・
ワード系列の生じている間の適当な時点で行なわれる。 言い換えると、現在実行中の命令に関して作られたマイ
クロワードのあるものは、主記憶ユニット２２から次の
命令を取り出しそれを命令レジスタ２９にロードするた
めの適当な制御点信号線の付勢を行なう。次に符号化Ｐ
ＬＡ３２は次の命令に関する適当な命令識別信号を作る
ように動作する。現在実行中の命令に関する最後のマイ
クロワードは、次の命令識別信号をレジスタ３５にロー
ドさせ、次の命令に関するマイクロワード系列の生成を
開始させるためにシーケンス・カウンタ３４をリセット
する。 以上説明してきた１６ビツト処理装置命令（入力Ｅ）及
び２００命令の処理装置命令レパートリ−の例でＣよ、
符号化ＰＬＡ３２は２００本の積項線を有し、その符号
化出力には８ビツトの幅である。また復号ＰＬＡ３３の
積項線の数は例えば１０００本程度である。従ってＧ（
復号ＰＬＡの積項線の数）はＪ　（符号化ＰＬＡの積項
線の数）の５倍に等しくなる。また比に／Ｅは０．５に
等しいので、第３図のグラフからチップ面積節約率は約
２５％になる。従ってこの例では復号ＰＬＡ３３とカス
ケード式に符号化ＰＬＡ３２を用いれば、符号化ＰＬＡ
３２を省略し命令をそのまま復号ＰＬＡ３３に加える場
合と比較して２５％のチップ面積の節約ができる。後者
の場合復号ＰＬＡ３３は多数の入力ビットを収容するた
めにより広いＡＮＤアレイを持つ必要がある。　　　 ＰＬＡに関する重要な法則は、ＰＬＡの寸法が大きくな
ればなる程、その応答時間（入力の変化に従って有効な
出力を形成するのに必要な時間）が遅くなる事である。 １ｏｏｏ本の積項線を有する復号ＰＬＡ３３であればこ
の法則の影響を示し始めるであろう。特に、それはある
応用に望ましいよりも遅い応答時間を持つであろう。第
６図に示す次の実施例はこの遅い応答時間の影響を減少
させる方法を示す。特に、この事は大きな復号ＰＬＡを
並列に動作する複数の小さな復号ＰＬＡで置き換える事
によって達成される。 第５図に示すすべてのハードウェア・ユニットは単一の
集積回路チップ上に形成する事が望ましい。 制御ユニット　　６　） 第６図を参照すると、本発明に従って構成され第４図の
制御ユニット２４のために用いられたマイクロワード生
成装置の第２の実施例の機能ブロック図が示されている
。この制御ユニットは特願昭５８−１３８６５号に詳し
く説明されているので、ここでは概略的な説明に留める
。 第５図の実施例に対して、第６図の実施例は並列的に動
作する４個の小さな復号ＰＬＡ４０．４１及び４３から
成る復号ＰＬＡ機構を用いる。復号ＰＬＡ４０〜４３は
各々Ａ、Ｂ、Ｃ及びＤとラベル付けされている。これら
の復号ＰＬＡ４０〜４３の各々は、所定の処理装置命令
の実行に必要なマイクロワードの各々を形成する。特に
、復号ＰＬＡ４０〜４３からのマイクロワードは反復的
なＡ−Ｂ−Ｃ−Ｄの系列の形で使われる。 復号ＰＬＡ４０〜４３は符号化ＰＬＡ４４及びレジスタ
４５によって並列に駆動される。これらは各々第５図の
符号化ＰＬＡ３２及びレジスタ３５に相当する。符号化
ＰＬＡ４４は、バスＥ上の処理装置命令よりもビット数
の少ないバスに上の複数ビットの命令識別信号を形成す
る。 復号ＰＬＡ４０〜４３の第２の入力は、第５図のシーケ
ンス・カウンタ３４に相当するシーケンス・カウンタ４
６によって作られた複数ビットの数信号によって駆動さ
れる。最後の２つの復号ＰＬＡ４２及び４３に関するシ
ーケンス・カウント数はレジスタ４７によって供給され
る。これは異なった復号ＰＬＡの重なり合った動作を考
慮してタイミングを調整するために行なわれる。 第６図の実施例は２つの付加的なＰＬＡ即ち第１サイク
ルＰＬＡ４８及び第２サイクルＰ　Ｌ　Ａ　４９を含む
。第１サイクルＰＬＡ４８は所定の命令の実行に必要な
最初のマイクロワードのみを発生する。第２サイクルＰ
ＬＡ４９はその命令に必要な２番目のマイクロワードの
みを発生する。復号ＰＬＡ４０〜４３は、命令の実行に
必要なマイクロワードの残りを与える。したがって所定
の命令に関するマイクロワード系列はｌ−２−Ａ−Ｂ−
Ｃ−Ｄ−Ａ−Ｂ−Ｃ−Ｄ・・・・・・となる。但し１及
び２は第１サイクルＰＬＡ４８及び第２サイクルＰ　Ｌ
　Ａ　４９によって作ら九たマイクロワードを表わす。 これら第１サイクルＰＬＡ４８及び第２サイクルＰＬＡ
４９は比較的小さな高速動作のＰＬＡであって、命令レ
ジスタ２９中の命令によって直接駆動される。三の事は
最初の２つのマイクロワードが非常に速・く発生する事
を可能にする。この間に他のＰＬＡはより多くの時間を
かけて残りのマイクロワードを形成し始める事ができる
。 この実施例で復号ＰＬＡ４０〜４３並びに第１サイクル
ＰＬＡ４８及び第２サイクルＰＬＡ４９はダイナミック
ＰＬＡである。従って各々は有効な出力ビレト・パター
ンを形成するために４つの時間的に隔離した重なり合わ
ないクロック・パルスの組Ｃ１、Ｃ２、Ｃ３及びＣ４を
用いる。ＰＬＡ４８．４９．４０．４１．４２及び４３
のためのＣ１〜Ｃ４のクロック・パルスの組は互いに１
マイクロ・ワード・サイクルだけ偏位しているので、２
番目のＰＬＡ４９に関するＣ１パルスは１番目のＰＬＡ
４８に関するＣ２パルスに一致し、３番目のＰＬＡ４０
に関するＣ１パルスは２番目のＰＬＡ４９に関するＣ２
パルスに一致する。従ってＰＬＡ４８．４９．４０〜４
３に関する内部的動作は偏位しているが時間的に重なり
合っている。これらＣｌ−Ｃ４のＰＬＡ内部クロック・
パルスはＰＬＡクロック論理５ｏがら得られる。 符号化ＰＬＡ４４はダイナミックＰＬＡでも良いが、こ
こでは説明を簡単にするためにスタティックＰＬＡであ
ると仮定する。 第６図の実施例で、２組の制御レジスタ及びデコーダが
用いられている。ｒＡＪ組は制御レジスタ５１及び５２
並びにデコーダ５３より成り、ｒＢＪ組は制御レジスタ
５４及び５５並びにデコーダ５６より成る。 第６図の制御ユニットはクロック発生回路５７によって
駆動される。この回路は２組の、インターリーブされて
いるが重なり合わないクロック・ノｉルスＡ及びＢｌ？
！生する。Ａクロック・パルスは１組のＡゲート５８を
周期的に付勢しＢクロック・パルスは１組のＢゲート５
９を周期的に付勢する。この付勢動作はインターリーブ
されているが重なり合わないように行なわれる。このよ
うにしてＡデコーダ５３及びＢデコーダ５６は交互にＡ
−Ｂ−Ａ−Ｂの形で制御点信号を供給する。Ａデコーダ
５３からの多くの制御点信号はＢデコーダ５６からの対
応物との論理和を取られるので、第４図のデ・−夕処理
装置の多くのユニットはＡ又はＢのいずれのクロック・
パルス期間においても制御点信号を受は取る事ができる
。 第１サイク／ＬｚＰＬＡ４８及びＡ復号ＰＬＡ４０、Ｃ
復号ＰＬＡ４．２はそれらのマイクロワードを１度に１
つずつへ制御レジスタ５１に供給する。各マイクロワー
ドはさらに第２のＡ制御レジスタ５２に渡され、Ａデコ
ーダ５３を駆動して出方制御点信号を発生させる。この
信号はＡクロック・パルスｍ間中にＡゲート５８によっ
て通過させられる。同様に、但し時間インターリーブ方
式で第２サイクルＰＬＡ４９．Ｂ復号ＰＬＡ４１及びＤ
復号ＰＬＡ４３はマイクロワードを１度に１つずつ第１
のＢ制御レジスタ５４に供給する。マイクロワードはそ
こから第２のＢ制御レジスタ５５に転送させ、Ｂデコー
ダ５６を駆動して制御点信号を発生させる。この信号は
Ｂクロック・サイクル中にＢゲート５９によって通過さ
せられる。 就中、各マイクロワードは以下ＰＬＡ出カヌカストロー
ブ信号ばれる制御点信号を発生させる。 このストローブ信号は１次のマイクロ・ワードをそれに
関係した制御レジスタに供給するＰ　Ｌ　Ａを選択する
。Ａデコーダ５３がらのＰＬＡス１−ローブは、Ａ制御
レジスタ５１のための次のマイクロワードを得るために
ＰＬＡ４８．４ｏ及び４２の間から選択を行なう。第１
サイクルＰＬＡ４８は、どの処理装置命令に関しても必
要な最初のマイクロワードだけを与えるように選択され
る。その後へ制御レジスタ５１の、た６のマイクロワー
ドは交互にＡ復号ＰＬＡ４０及びＣ復号ＰＬＡ４２が６
取り出される。Ａデコーダ５３がらのＰＬＡ出カストロ
ーブはＳｌ、ＳＡ及びＳＣと区別され、各々ＰＬＡ出力
バッファ６ｏ、６１及び６２の１つに供給される。これ
らのバッファ６０〜６２の各々は、その特定のＰＬＡ出
カストローブによって同時に付勢される並列のゲート回
路の組から成る。 付勢された時、バッファはそれに対応するＰＬＡの出力
に現れるマイクロワードをＡ制御レジスタ５１の入力に
供給する。 同様に、Ｂデコーダ５６によって作られるＰＬＡ出カス
・トロープＳ２、ＳＢ及びＳＤは、Ｂ制御レジスタ５４
のための次のマイクロワードを得るためにＰＬＡ４９．
４１及び４３の間から選択を行なうのに用いられる。こ
れらのＰＬＡストローブＳ２、ＳＢ及びＳＤは各々ＰＬ
Ａ出力バツファ６３．６４及び６５の１つに加えられる
。第２サイクルＰＬＡ４９のための８２ストロ一ブ信号
線は、命令に関する２番目のマイクロワード・サイクル
のためのマイクロワードを与えるためにだけ付勢される
。この後Ｂ制御レジスタ５４のための残りのマイクロワ
ードはＢ復号ＰＬＡ４１及びＤ復号ＰＬＡ４３から交互
に得られる。 このような種々のマイクロワードの多重化によって、各
命令毎に種々のＰＬＡ４０〜４３．４８及び４９から得
られるマイクロワードの系列は１．２、Ａ、Ｂ、Ｃ，Ｄ
、Ａ、Ｂ、Ｃ，Ｄ・・・・・・のような順序になる。但
しこの数字及び文字はソースＰＬＡを識別するものであ
る。第１サイクルＰＬＡ４８及び第２サイクルＰＬＡ４
９は最初と２番目のマイクロワードしか与えない。どの
命令の場合も残りのマイクロワードはＰＬＡ４０〜４３
からＡ−Ｂ−Ｃ−Ｄの順序で取り出される。付加される
マイクロワードの正確な数はその命令毎に異なっていて
もよい。 Ｂデコーダ５６から得られる制御点信号パルスＳＯによ
って、符号化ＰＬＡ出力レジスタ４５はロードされ、シ
ーケンス・カウンタ４６及びそれに対応するレジスタ４
７はゼロにリセットされる。 このＳＯパルスは現在実行中の命令に関するマイクロワ
ード系列の終りから３番目のマイクロワードによって作
られる。シーケンス・カウンタ４６はＰＬＡ出カメカス
トローブルスＳＢによるＡ、Ｂ、Ｃ及びＤマイクロワー
ドの各組毎に１回漕計数される。カウンタ・バッファ・
レジスタ４７は、ＰＬＡ出カメカストローブルスＳＣに
よるＡ、Ｂ、Ｃ及びＤマイクロワードの各組毎に１回再
ロードされる。 ＰＬＡクロック論理５０はＳＯ制御点信号、種々のＰＬ
Ａ出カメカストローブＳ１２、ＳＡ、ＳＢ、ＳＣ及びＳ
Ｄ並びにクロック発生回路５７がらのＡクロッ・り及び
Ｂクロックによって駆動される。 これら種々のパルスは、ＰＬＡ４０〜４３．４８及び４
９に必要なＣｌ−Ｃ４内部クロック・パルスを発生させ
るための必要且つ充分な情報を含んでいる。 第６図の制御ユニットのための全回路は単一の集積回路
゛チップ上に形成する事が好ましい。４個の復号ＰＬＡ
４０〜４３を駆動するために符号化ＰＬＡ４４を用いれ
ば前述の理由でチップ面積が節約される。節約面積の計
算において、４個の復号ＰＬＡ４０〜４３は各ＰＬＡ４
０〜４３の積項線の数の和に等しい数の積項線を持つ単
一の復号ＰＬＡと等価である。複数の復号ＰＬＡを用い
た場合、種々の異なった復号ＰＬＡを全ての入力に配線
する必要のある信号線にの数が減少するので、一層の面
積の節約が実現される。

【図面の簡単な説明】

第１図は単一のＰＬＡのブロック図、 第２図はカスケード式に接続された２つのＰＬＡのブロ
ック図、 第３図は第２図の構成を採用した場合のチップ面積節約
率を示す図、 第４図はディジタル・データ処理装置のブロック図、 第５図はカスケード接続ＰＬＡで構成した（第４図の）
制御ユニットのブロック図、 第６図はカスケード接続ＰＬＡで構成した（第４図の）
制御ユニットのブロック図である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　　　岡　　１）　次　　生（外１名） 第１図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 第１群の入力信号に応答して、第１群の入力信号に関す
   る異なった２進数値を識別するように符号化された、上
   記第１群の入力信号よりも少数のビットより成る信号を
   形成する符号化プログラマブル論理アレイと、 上記符号化プログラマブル論理アレイによって形成され
   た符号化された信号及び第２群の入力信号に応答して、
   上記第１群の入力信号及び第２群の入力信号の論理関数
   を表わす出力信号を形成する復号プログラマブル論理ア
   レイとを有する論理回路。