JPS5943406A - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
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- JPS5943406A JPS5943406A JP15442582A JP15442582A JPS5943406A JP S5943406 A JPS5943406 A JP S5943406A JP 15442582 A JP15442582 A JP 15442582A JP 15442582 A JP15442582 A JP 15442582A JP S5943406 A JPS5943406 A JP S5943406A
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- JP
- Japan
- Prior art keywords
- register
- shift
- program
- memory
- data
- Prior art date
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- Granted
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ 、＝ｉソ’Ｉ ＆、”、Ｉ ：（ｉ・−、に−ｊ＋
’ 〕ｏ り、ノア、’ｉ 式ｆ：”） ’／ ）１
７スコントローラに関し、特にこれに有せしめるシフト
レジスタ機能を使用する上での便宜性を高めだシーケン
スコントローラを提案するものである。
’ 〕ｏ り、ノア、’ｉ 式ｆ：”） ’／ ）１
７スコントローラに関し、特にこれに有せしめるシフト
レジスタ機能を使用する上での便宜性を高めだシーケン
スコントローラを提案するものである。
従来のこの種のシーケンスコントローラにおけるシフト
レジスタ機能は８ビツト又はその整数倍のものに限定さ
れていた。これはシーケンスコントローラに用いている
メモリ等が８ビット単位で構成されており、このメモリ
の１バイトの各ビットをシフトレジスタの各段（桁、デ
ィジット）に対応させて使用していたからである。そし
てシーケンスコントローラの制御中枢となるマイクロプ
ロセツサはその機械語命令に左シフト、右シフトを有し
でいるのでこれを直接利用して、−ト記各ピットのデ・
−タをシフトさせることとし７ていた。而して、シフト
レジスタ機１１Ｌを利用する場合はこれをプログラムに
て命令１．−ｉ［おく必要があるが、前：ｔトの如く８
ビツトが単位となっているので、シフト方向に１１．２
０段（１１デ・イジツト、２０デイジツ１）等のシフト
レジスタを要する場合は、ンプトレ、゛５スメ；、１ｉ
貨を友々２回、：３回設゛ポする（Ｖ、沙があって煩し
く、寸だプログラムメモリの容量をこれに多く費す必要
があった。壕だ上述のように８の倍数でない場合は全く
利用されることがないビットが存在するという無駄があ
る。
レジスタ機能は８ビツト又はその整数倍のものに限定さ
れていた。これはシーケンスコントローラに用いている
メモリ等が８ビット単位で構成されており、このメモリ
の１バイトの各ビットをシフトレジスタの各段（桁、デ
ィジット）に対応させて使用していたからである。そし
てシーケンスコントローラの制御中枢となるマイクロプ
ロセツサはその機械語命令に左シフト、右シフトを有し
でいるのでこれを直接利用して、−ト記各ピットのデ・
−タをシフトさせることとし７ていた。而して、シフト
レジスタ機１１Ｌを利用する場合はこれをプログラムに
て命令１．−ｉ［おく必要があるが、前：ｔトの如く８
ビツトが単位となっているので、シフト方向に１１．２
０段（１１デ・イジツト、２０デイジツ１）等のシフト
レジスタを要する場合は、ンプトレ、゛５スメ；、１ｉ
貨を友々２回、：３回設゛ポする（Ｖ、沙があって煩し
く、寸だプログラムメモリの容量をこれに多く費す必要
があった。壕だ上述のように８の倍数でない場合は全く
利用されることがないビットが存在するという無駄があ
る。
本発明は斯かる事情に鑑みてなされたものであって、シ
フト段数の多寡（（拘らず命令語数が一定であり、プロ
グラムメモリの利用効率が高く、またこの段数に制約が
なくメモリの無駄がないように１７／こシーケンスコン
トローラを提供することを目的とする。
フト段数の多寡（（拘らず命令語数が一定であり、プロ
グラムメモリの利用効率が高く、またこの段数に制約が
なくメモリの無駄がないように１７／こシーケンスコン
トローラを提供することを目的とする。
以下本発明をその実施例を示す図面に基き具体的に説明
する。第１図は本発明のシーケンスコントローラの構成
を示すブロック図であって、ＣＰＵ（中央処理装置）Ｉ
Ｉ′ｉＲＯＭ（読出し２専用メモリ）２に格納されたシ
ステムプログラムに従って動作するようになっており、
シーケンス動作に係るプログラノ・を格納しであるプロ
グラムメモリ３から該プログラムを順次読出し、この内
容と、入力インターフェース５を介して入力される外部
センサ、外部スイッチの状態に応じた制御を行うべく動
作′する。外部負荷又は被制御機器の駆動のだめの信号
は出力インター７エース６を介して送出される。
する。第１図は本発明のシーケンスコントローラの構成
を示すブロック図であって、ＣＰＵ（中央処理装置）Ｉ
Ｉ′ｉＲＯＭ（読出し２専用メモリ）２に格納されたシ
ステムプログラムに従って動作するようになっており、
シーケンス動作に係るプログラノ・を格納しであるプロ
グラムメモリ３から該プログラムを順次読出し、この内
容と、入力インターフェース５を介して入力される外部
センサ、外部スイッチの状態に応じた制御を行うべく動
作′する。外部負荷又は被制御機器の駆動のだめの信号
は出力インター７エース６を介して送出される。
上記動作に必要とされる演算処理の際の一時的データ格
納等にはＲＡＭ （随時アクセスメモリ）４が使用され
る。ギーボード７はプログラムメモリ３へのプログラム
１込のために使用さノシ、表示部８は１込プログラムの
モニタ等に使用されるものであり、上記し７た６装ｆｔ
はデータバス９、アドレスバス１０にて接続されている
。
納等にはＲＡＭ （随時アクセスメモリ）４が使用され
る。ギーボード７はプログラムメモリ３へのプログラム
１込のために使用さノシ、表示部８は１込プログラムの
モニタ等に使用されるものであり、上記し７た６装ｆｔ
はデータバス９、アドレスバス１０にて接続されている
。
而して本発明のシーケンスコントローラを特徴づけるの
は、シフトレジスタを構成するレジスタメモリ１１及び
入力記憶レジスタ１２であり、更にその特定の段のレジ
スタ１−ＮをＣＰＵＩから与えられるアドレス情報によ
って選択するデコーダ１３である。説明の便宜上これら
の装置は独立に存在するものとするが、レジスター゛メ
モリ１１及び入力記憶レジスタＪ２はＲＡＭ４内の特定
エリアを利用し、またデコーダ１３はＣＰＵ１の演算機
能の一つとして実現されるようにＲＯＭＺ内のシステム
プログラムを構成することが、より実際的である。
は、シフトレジスタを構成するレジスタメモリ１１及び
入力記憶レジスタ１２であり、更にその特定の段のレジ
スタ１−ＮをＣＰＵＩから与えられるアドレス情報によ
って選択するデコーダ１３である。説明の便宜上これら
の装置は独立に存在するものとするが、レジスター゛メ
モリ１１及び入力記憶レジスタＪ２はＲＡＭ４内の特定
エリアを利用し、またデコーダ１３はＣＰＵ１の演算機
能の一つとして実現されるようにＲＯＭＺ内のシステム
プログラムを構成することが、より実際的である。
さて１つのシフトレジスタはプログラムメモリ３内に示
したように５語の命令にて構成される。
したように５語の命令にて構成される。
シフトレジスタＸについての命令ブロックでけＳＴＲＡ
、 ＳＴＩ％Ｂ、 ＳＴＲＣ，ＳＲ１，ＩＯｌ。
、 ＳＴＩ％Ｂ、 ＳＴＲＣ，ＳＲ１，ＩＯｌ。
の５語である。ＳＴＲはストアを意味し、第１の命令は
シフトレジスタの第１段のデータ条件Ａを格納するとと
、第２の命令はシフトクロック条件Ｂを格納すること、
第３の命令はシフトレジスタのリセット条件Ｃを格納す
ることをその内容としている。
シフトレジスタの第１段のデータ条件Ａを格納するとと
、第２の命令はシフトクロック条件Ｂを格納すること、
第３の命令はシフトレジスタのリセット条件Ｃを格納す
ることをその内容としている。
第４の命令のＳＲはシフトレジスタを胴味し、次の数値
（第１図の例では１）はシフトレジスタＸの第１段とし
て使用すべきレジスタメモリ１１中のレジスタの番号を
示している。第５の命令はＳＲがａＷ略され数値（実施
例では１０）だけとなって」？す、その数ｆｉ＆はシフ
トレジスタＸの最終段として使用すべきレジスタメモリ
１１中のレジスタの番−号を示１−１．でいる。つまり
シフトレジスタＸは１０段構成である。いま一つのシフ
トレジスタＹに係る命令ブロックも同様構造となってい
る。
（第１図の例では１）はシフトレジスタＸの第１段とし
て使用すべきレジスタメモリ１１中のレジスタの番号を
示している。第５の命令はＳＲがａＷ略され数値（実施
例では１０）だけとなって」？す、その数ｆｉ＆はシフ
トレジスタＸの最終段として使用すべきレジスタメモリ
１１中のレジスタの番−号を示１−１．でいる。つまり
シフトレジスタＸは１０段構成である。いま一つのシフ
トレジスタＹに係る命令ブロックも同様構造となってい
る。
さて以上のようなシフトレジスタ命令を有するプログラ
ムが与えられると、ＣＰＵ１は５ＴＲＡ。
ムが与えられると、ＣＰＵ１は５ＴＲＡ。
ＳＴＲＢ、ＳＴＲＣとコノ順に命令を読出し、ＲＯＭ２
に定める手順に従って内容を調べその結果をＲＡＭ４中
のブツシュダウンスタックメモリエリアに＋ｌｌｌ！次
格納していく。次の命令ＳＲ１を読出すと、これをＲＡ
ＭＪ中の特定の番地ＦＩｉもＳＴへ格納する。最後の命
令１０を読出すと同じく特定の番地ＬＡＳＴへ格納し、
更に番地ＬＡＳＴの内容（１０）と番地ＦＩＲＳＴの内
容（１）との差を演算してその結果（９）をＲＡＭｄ中
の特定の番地ＬＥＮＧＴＨへ格納する。このようにして
プログラムメモリ３内の命令をＲＡＭ１４中に読込んだ
あとにシフトレジスタとしての機能実施のための処理が
実行される。
に定める手順に従って内容を調べその結果をＲＡＭ４中
のブツシュダウンスタックメモリエリアに＋ｌｌｌ！次
格納していく。次の命令ＳＲ１を読出すと、これをＲＡ
ＭＪ中の特定の番地ＦＩｉもＳＴへ格納する。最後の命
令１０を読出すと同じく特定の番地ＬＡＳＴへ格納し、
更に番地ＬＡＳＴの内容（１０）と番地ＦＩＲＳＴの内
容（１）との差を演算してその結果（９）をＲＡＭｄ中
の特定の番地ＬＥＮＧＴＨへ格納する。このようにして
プログラムメモリ３内の命令をＲＡＭ１４中に読込んだ
あとにシフトレジスタとしての機能実施のための処理が
実行される。
以下この処理を第２図のフローチーヤードに従って説明
する。まずＲＡＭ１４のブツシュダウンスタックメモリ
エリアから最後にブツシュダウンされた命令のデータを
ポツプアップさせて読出し、スタックポインタをインク
リメントする。読出されたデータ内容はリセット条件と
し２て判断し、デー夕内容が“′１′である場合はりて
ット処理ル−チン（後述）に入り、シフトレジスタの１
ノセット動作を行う。データ内容が“０゛である場合Ｃ
ｄスタックメモリエリア、Ｌリスタンクポインタカ；指
示−するデータ内容を読出し２、スタック２インクをイ
ンク１ノノントする。Ｃのデータはシフトクロック条ｆ
トとして取扱われ、その内容は入りｊインターフェース
５を介しＣ連〃る所定外部製Ｎの４大に理又はこのシー
ケンスコントローラ内部に−Ｃ４ｊＥ ＋戊さｉｚる所
定のタイミング信号にて規定される。
する。まずＲＡＭ１４のブツシュダウンスタックメモリ
エリアから最後にブツシュダウンされた命令のデータを
ポツプアップさせて読出し、スタックポインタをインク
リメントする。読出されたデータ内容はリセット条件と
し２て判断し、デー夕内容が“′１′である場合はりて
ット処理ル−チン（後述）に入り、シフトレジスタの１
ノセット動作を行う。データ内容が“０゛である場合Ｃ
ｄスタックメモリエリア、Ｌリスタンクポインタカ；指
示−するデータ内容を読出し２、スタック２インクをイ
ンク１ノノントする。Ｃのデータはシフトクロック条ｆ
トとして取扱われ、その内容は入りｊインターフェース
５を介しＣ連〃る所定外部製Ｎの４大に理又はこのシー
ケンスコントローラ内部に−Ｃ４ｊＥ ＋戊さｉｚる所
定のタイミング信号にて規定される。
Ｃ）） Ｕ １ ｒａｔこのデータ内容をシフトレジス
タの現在入力とし、入力記憶レジスタ１２のｆ訴定レジ
スタ（ここでは１番目のレジスタ）のデータ１Ｊ容を１
１１前の入力内科と判断して・シフトのτｉｒ否をヤ」
断する。つ斗り入力言己憶レジスタ１２のｊ％定レジス
タのデータ内容がｉｆ ０１１であり、現イＥ入力〃；
“′Ｉ′′である場合はシフトクロック立−１＝りと’
ｆ４Ｊ ’＋Ｈしてシフトさせるのであるが、入力記憶
レジスタ１２０所５ｆレジスタのデータ内容が“′１°
５である」局舎ば゛ンフトクロソクの変化なしとしてシ
フトをイテｂせない。
タの現在入力とし、入力記憶レジスタ１２のｆ訴定レジ
スタ（ここでは１番目のレジスタ）のデータ１Ｊ容を１
１１前の入力内科と判断して・シフトのτｉｒ否をヤ」
断する。つ斗り入力言己憶レジスタ１２のｊ％定レジス
タのデータ内容がｉｆ ０１１であり、現イＥ入力〃；
“′Ｉ′′である場合はシフトクロック立−１＝りと’
ｆ４Ｊ ’＋Ｈしてシフトさせるのであるが、入力記憶
レジスタ１２０所５ｆレジスタのデータ内容が“′１°
５である」局舎ば゛ンフトクロソクの変化なしとしてシ
フトをイテｂせない。
゛まだスタックメモリエリアから読出したデータが“０
”であった場合において、入力記憶１〜′ジスタ１２の
所定レジスタのデータ内容が“０″であ−キーときはシ
フトり「ｊツクの変化なし、また′１゛′であ−） ／
ｒ。
”であった場合において、入力記憶１〜′ジスタ１２の
所定レジスタのデータ内容が“０″であ−キーときはシ
フトり「ｊツクの変化なし、また′１゛′であ−） ／
ｒ。
ときはシフトクロックの立下りとし７ていずれもシフト
を行わせない。後３者の場合にはスタックポインタを＋
２１〜て次のシフ）司／ジスタの命令の実行に備える。
を行わせない。後３者の場合にはスタックポインタを＋
２１〜て次のシフ）司／ジスタの命令の実行に備える。
なおりロツクノくルスの立下りにてシフトするシフトレ
ジスタとするようにシステムン。
ジスタとするようにシステムン。
ログラムを構成することも自由である３、さて入力記憶
レジスタ２０の中から−１一連のシフトの許否を決定す
るデータ内容を読出すべきレジスタは、ＲＡＭ１４中の
番地ＦＩＲ８Ｔの内容によって決定される。上述の例で
は番地ＦＩＲ８Ｔの内容は（１）であるがこれをデコー
ダ１３ヘー／−ｊ乏、デコーダＪ３にて入力記憶レジス
タ】２中の番号１のレジスタを特定させ、その内容をＣ
ＰＵＩへ読込′上せる（７）である。
レジスタ２０の中から−１一連のシフトの許否を決定す
るデータ内容を読出すべきレジスタは、ＲＡＭ１４中の
番地ＦＩＲ８Ｔの内容によって決定される。上述の例で
は番地ＦＩＲ８Ｔの内容は（１）であるがこれをデコー
ダ１３ヘー／−ｊ乏、デコーダＪ３にて入力記憶レジス
タ】２中の番号１のレジスタを特定させ、その内容をＣ
ＰＵＩへ読込′上せる（７）である。
次にシフト動作について説明すると１ずＲＡ Ｍ ４中
の番地ＬＥＮＧＴＨの内容を調べて”Ｏ”−’′ｃない
（レジスタＸでは最初は９）場合は、番地ＬＡＳＴの内
容を読出１〜、ＬＡＳＴ−１（最初は９）を演算してこ
！′１をデコーダ１３−＼与え、これによってレジスタ
メモリ１１中のＬＡＳＴ−１、つ１す９番目のレジスタ
の内容を読み込み、この読込みデータと１、刀岨４の計
地ＬＡＳＴの内容１０とを夫々データバス９゜アドレス
バス１０にのせてデコーダ１３へ送り、レジスタメモリ
１１の１０番目のレジスタに上記読込みデータを格納さ
せる。つまりレジスタメモリエ１の（許地ＬＡＳＴの内
容−１）番目、ｆ、！＋１ち９番［１のレジスタのデー
タ内容がｃ番地ＬＡＳＴの内容）番［１、即らＪ−０番
目のレジスタに移されたことになる３、 次にＲＡ Ｍ ４の番地ＬＡＳＴの内容１０から１を減
する演３９：を行い１０−１＝９を番地ＬＡＳＴへ格納
し、ｉｌｔ地ＬＡＳＴの新たなデータ内容９につき番地
ＬＡＳＴの内容と番地ＦＩＲ３Ｔの内容との差を９−１
＝８と演算し７て、これを番地ＬＥＮＧ Ｔｆ−Ｉに格
納する。
の番地ＬＥＮＧＴＨの内容を調べて”Ｏ”−’′ｃない
（レジスタＸでは最初は９）場合は、番地ＬＡＳＴの内
容を読出１〜、ＬＡＳＴ−１（最初は９）を演算してこ
！′１をデコーダ１３−＼与え、これによってレジスタ
メモリ１１中のＬＡＳＴ−１、つ１す９番目のレジスタ
の内容を読み込み、この読込みデータと１、刀岨４の計
地ＬＡＳＴの内容１０とを夫々データバス９゜アドレス
バス１０にのせてデコーダ１３へ送り、レジスタメモリ
１１の１０番目のレジスタに上記読込みデータを格納さ
せる。つまりレジスタメモリエ１の（許地ＬＡＳＴの内
容−１）番目、ｆ、！＋１ち９番［１のレジスタのデー
タ内容がｃ番地ＬＡＳＴの内容）番［１、即らＪ−０番
目のレジスタに移されたことになる３、 次にＲＡ Ｍ ４の番地ＬＡＳＴの内容１０から１を減
する演３９：を行い１０−１＝９を番地ＬＡＳＴへ格納
し、ｉｌｔ地ＬＡＳＴの新たなデータ内容９につき番地
ＬＡＳＴの内容と番地ＦＩＲ３Ｔの内容との差を９−１
＝８と演算し７て、これを番地ＬＥＮＧ Ｔｆ−Ｉに格
納する。
このような処理を反復すると、レジスタメモリの８番目
のレジスタのデータ内容が９番目のレジスタへ移シ、更
にレジスタメモリの７番目のレジスタのデータ内容が８
番目のレジスタへ移り・・・というシフトが反復される
ことになり、結局シフト前の１番目〜９番目のレジスタ
の内容が２番目〜１０番目のレジスタにシフトされるこ
とになる。
のレジスタのデータ内容が９番目のレジスタへ移シ、更
にレジスタメモリの７番目のレジスタのデータ内容が８
番目のレジスタへ移り・・・というシフトが反復される
ことになり、結局シフト前の１番目〜９番目のレジスタ
の内容が２番目〜１０番目のレジスタにシフトされるこ
とになる。
そうするとＪ、Ｎ Ａ Ｍ ４の番地ＬＥＮＧＴ■−Ｉ
の内容にｉ、０になり反復処理が終了し、次にスタック
メモリエリアからスタックポインタが指示するデータ内
容を読出し、スタックポインタをインクリメントする。
の内容にｉ、０になり反復処理が終了し、次にスタック
メモリエリアからスタックポインタが指示するデータ内
容を読出し、スタックポインタをインクリメントする。
このデータ内容はシフトレジスタの第１段に岩込むべき
ものとして処理される。データ内容自体は入力インター
フェース５を介して連なる外部装置の状態又はＣＰＵＩ
による演算結果（出力インターフェース６を介して連な
る外部装置−＼与えるべき信号等）等である。このデー
タはデコーダＪ３へ送出されレジスタメモリ１１の番地
ＦＩＲ，ＳＴの内容の、即ち１番目のレジスタにセット
される。寸だこの時点でのシフトクロック情報をデコー
ダ１３へ送出し、入力記憶レジスタ１２の番地ＦＩＲ８
Ｔの内容の、つ壕シ１番目のレジスタに記憶させる。
ものとして処理される。データ内容自体は入力インター
フェース５を介して連なる外部装置の状態又はＣＰＵＩ
による演算結果（出力インターフェース６を介して連な
る外部装置−＼与えるべき信号等）等である。このデー
タはデコーダＪ３へ送出されレジスタメモリ１１の番地
ＦＩＲ，ＳＴの内容の、即ち１番目のレジスタにセット
される。寸だこの時点でのシフトクロック情報をデコー
ダ１３へ送出し、入力記憶レジスタ１２の番地ＦＩＲ８
Ｔの内容の、つ壕シ１番目のレジスタに記憶させる。
これにより第１段に新データを入れ、第１段〜（最終−
］）段のデータを第２段〜最終段に各１段シフトし、シ
フトクロック情報を更新するという一連の処理が完了す
る。
］）段のデータを第２段〜最終段に各１段シフトし、シ
フトクロック情報を更新するという一連の処理が完了す
る。
次にリセット処理ルーチンにつき第３図の７０−チャー
トに基き説明する。
トに基き説明する。
まずＲＡＭ４の番地ＬＡＳＴのデータ（ここでは１０）
を読出し、アドレスバス１０経由でデコーダ１３へこれ
を送出し、レジスタメモリ１１中の該当するレジスタ、
即ち１０番目のレジスタを選択し、またデータバス９に
データ“０”をのせて、これを上記１０番目のレジスタ
に書込む。次に番地ＬＡＳＴのデータ１０から１を減じ
る演算を行い、１０−１−９を得てこれを番地ＬＡＳ
’Ｉ’に格納し、番地ＬＥＮＧＴ）Ｉの内容が０になる
まで、つまり番地ＬＡＳＴのデータ内容が１になるまで
レジスタメモリ１４の該当レジスタに“０”を書込む処
理を反復する０なお番地ＬＥＮＧＴＨの内容は番地ＬＡ
ＳＴの内容が変更される都度１ずつ減じられていく。斯
かる処理によってシフトレジスタＸのために使用されて
きた１〜１０番目のレジスタ内容が総てＯとなりリセッ
トされることになる。
を読出し、アドレスバス１０経由でデコーダ１３へこれ
を送出し、レジスタメモリ１１中の該当するレジスタ、
即ち１０番目のレジスタを選択し、またデータバス９に
データ“０”をのせて、これを上記１０番目のレジスタ
に書込む。次に番地ＬＡＳＴのデータ１０から１を減じ
る演算を行い、１０−１−９を得てこれを番地ＬＡＳ
’Ｉ’に格納し、番地ＬＥＮＧＴ）Ｉの内容が０になる
まで、つまり番地ＬＡＳＴのデータ内容が１になるまで
レジスタメモリ１４の該当レジスタに“０”を書込む処
理を反復する０なお番地ＬＥＮＧＴＨの内容は番地ＬＡ
ＳＴの内容が変更される都度１ずつ減じられていく。斯
かる処理によってシフトレジスタＸのために使用されて
きた１〜１０番目のレジスタ内容が総てＯとなりリセッ
トされることになる。
以上の説明から明らかな如く、Ｎ個のレジスタからなる
レジスタメモリ１１のうちの指定範囲レジスタがシフト
レジスタとして用いられ、第１段相当のレジスタと関連
づけられた入力記憶レジスタ１２のうちのレジスタにシ
フトクロック情報を記憶させてシフトクロック機能を実
現しているのである。第１段及び最終段のレジスタの指
定は適宜に行えるから任意の段数のシフトレジスタ機能
が５語の命令で実現できる。またシフトレジスタＹの命
令ブロックに見られるようにシフトレジスタＸの要素と
なっている５〜１０番目の６つのレジスタが重復使用さ
れるが、本発明のシーケンスコントローラでは斯かる重
復使用が可能となって記憶装置の高効率利用が図れる。
レジスタメモリ１１のうちの指定範囲レジスタがシフト
レジスタとして用いられ、第１段相当のレジスタと関連
づけられた入力記憶レジスタ１２のうちのレジスタにシ
フトクロック情報を記憶させてシフトクロック機能を実
現しているのである。第１段及び最終段のレジスタの指
定は適宜に行えるから任意の段数のシフトレジスタ機能
が５語の命令で実現できる。またシフトレジスタＹの命
令ブロックに見られるようにシフトレジスタＸの要素と
なっている５〜１０番目の６つのレジスタが重復使用さ
れるが、本発明のシーケンスコントローラでは斯かる重
復使用が可能となって記憶装置の高効率利用が図れる。
これはシフトレジスタＹについてはその第１段のレジス
タとなるレジスタメモリ１１中の５番目のレジスタに関
連づけた、入力記憶レジスタ１２中の５番目のレジスタ
にシフトクロック情報が、またシフトレジスタＸについ
ては同じく入力記憶レジスタ１２中の１番目のレジスタ
にシフトクロック情報が書込まれて、これを次のプログ
ラム実行サイクルまで記憶されているからである。
タとなるレジスタメモリ１１中の５番目のレジスタに関
連づけた、入力記憶レジスタ１２中の５番目のレジスタ
にシフトクロック情報が、またシフトレジスタＸについ
ては同じく入力記憶レジスタ１２中の１番目のレジスタ
にシフトクロック情報が書込まれて、これを次のプログ
ラム実行サイクルまで記憶されているからである。
而してシフトレジスタの任意の段のデータを強制的に“
１″又は５０”にする処理が望まれることがあるが、従
来はこれを簡単に実現することは不可能であった。本発
明ではシフトレジスタ機能を上記レジスタメモリ１１等
を用いて実現しているので簡単に可能となった。
１″又は５０”にする処理が望まれることがあるが、従
来はこれを簡単に実現することは不可能であった。本発
明ではシフトレジスタ機能を上記レジスタメモリ１１等
を用いて実現しているので簡単に可能となった。
即ちレジスタメモリ１１中の特定のレジスタのデータ内
容を強制的に“１”にする命令として５ＥＴＯＵＴ 、
°゛Ｏ”にする命令としてＲ８Ｔ ＯＵＴを用意し
ておき、これらの命令に続く数値にてレジスタメモリ１
１中のレジスタを指定するようにしておく。
容を強制的に“１”にする命令として５ＥＴＯＵＴ 、
°゛Ｏ”にする命令としてＲ８Ｔ ＯＵＴを用意し
ておき、これらの命令に続く数値にてレジスタメモリ１
１中のレジスタを指定するようにしておく。
そうすると第１図に示すように５ＥＴＯＵＴ５の命令が
読込１れるとレジスタメモリ１１の５番目のレジスタの
内容（これはシフトレジスタＸの５段目のデータ又はシ
フトレジスタＹの初段のデータとなる）を“１”とすべ
くＣＰＵＩからデコーダ１３に対しアドレスバス１０経
由で“５″を、データバス９経出で“１″を送出する。
読込１れるとレジスタメモリ１１の５番目のレジスタの
内容（これはシフトレジスタＸの５段目のデータ又はシ
フトレジスタＹの初段のデータとなる）を“１”とすべ
くＣＰＵＩからデコーダ１３に対しアドレスバス１０経
由で“５″を、データバス９経出で“１″を送出する。
Ｒ８ＴＯＵＴ８の命令の場合はレジスタメモリ１１の８
番目のレジスタに“０”が書込まれる。
番目のレジスタに“０”が書込まれる。
以上のように本発明に係るシーケンスコンｌ−ローラは
、シフトレジスタの各段の２値情報を夫々に記憶する記
憶単位複数数分からなる第１記憶手段（レジスタメモリ
１１）と、該第１記憶手段の各段の記憶単位に関連づけ
てシフトクロック情報を記憶する第２記憶手段と（入力
記憶レジスタ１２）、プログラムにて指定されるところ
に従い、第１記憶手段から複数の記憶単位をシフトレジ
スタ構成要素として選択する手段とを備え、選択された
記憶単位内でのデータシフトを行うようにしたことを特
徴とするものであシ、一連のレジスタメモリを任意に分
割してシフトレジスタ機能を実現することができ、また
レジスタメモリの各レジスタも重複使用でき、記憶装置
が無駄なく使用でき、しかもシフト段数が自由に選択で
きてシフトレジメタの使用に柔軟性が増す。また命令語
数が少くてすみ、プログラムメモリ３の容量節減の上で
有利であり、プログラム入力の煩しさも少い。更にシフ
トレジスタの任意の段のデータをシフト動作によらず強
制的に“Ｏ″又は“１”にすることができ、シフトレジ
スタの機能拡大も図れる等、本発明は優れた効果を奏す
る。
、シフトレジスタの各段の２値情報を夫々に記憶する記
憶単位複数数分からなる第１記憶手段（レジスタメモリ
１１）と、該第１記憶手段の各段の記憶単位に関連づけ
てシフトクロック情報を記憶する第２記憶手段と（入力
記憶レジスタ１２）、プログラムにて指定されるところ
に従い、第１記憶手段から複数の記憶単位をシフトレジ
スタ構成要素として選択する手段とを備え、選択された
記憶単位内でのデータシフトを行うようにしたことを特
徴とするものであシ、一連のレジスタメモリを任意に分
割してシフトレジスタ機能を実現することができ、また
レジスタメモリの各レジスタも重複使用でき、記憶装置
が無駄なく使用でき、しかもシフト段数が自由に選択で
きてシフトレジメタの使用に柔軟性が増す。また命令語
数が少くてすみ、プログラムメモリ３の容量節減の上で
有利であり、プログラム入力の煩しさも少い。更にシフ
トレジスタの任意の段のデータをシフト動作によらず強
制的に“Ｏ″又は“１”にすることができ、シフトレジ
スタの機能拡大も図れる等、本発明は優れた効果を奏す
る。
第１図は本発明のシーケンスコントローラの全体の構成
を略示するブロック図、第２図はその動作説明のための
フローチャート、第３図はリセット処理ルーチンを示す
フローチャートである。 １・・・ＣＰＵ ２・・・ＲＯＭ ３・・・プログ
ラムメモリ４・・・ＲＡＭ １１・・・レジスタメモ
リ １２・・・入力記憶レジスタ 特許出願人 光洋電子工業株式会社 代理人弁理士 河 野 登 夫
を略示するブロック図、第２図はその動作説明のための
フローチャート、第３図はリセット処理ルーチンを示す
フローチャートである。 １・・・ＣＰＵ ２・・・ＲＯＭ ３・・・プログ
ラムメモリ４・・・ＲＡＭ １１・・・レジスタメモ
リ １２・・・入力記憶レジスタ 特許出願人 光洋電子工業株式会社 代理人弁理士 河 野 登 夫
Claims (1)
- １、シーケンス動作に関連するプログラムを格納する記
憶部を備え、その記憶内容に基き被制御機器のシーケン
ス動作制御を行うストアー ドブログラム方式のシーケ
ンスコントローラにおいて、シフトレジスタの各段の２
値情報を夫々に記憶する記憶単位複数段分からなる第１
記憶手段と、該第１記憶手段の各段の記憶」う位に関連
づけてシフト・、クロック情報を１１［シ憶する第２記
憶手段と、前記プログラムに′Ｃ指定される前記記憶単
位判定データに従い、第Ｌ ｔｉｃ： ’（意手段から
複数の記’Ｉ；ｔｌ単位をシフトトジ２＜夕（１−ｊ成
−苅素として選択する手段とを備え、１へ択され／、−
、記・１．ホ単位内でのデータシフトを行う、ｒうにじ
］そことを特徴ｌするシーケンスコニ をローノ。１
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15442582A JPS5943406A (ja) | 1982-09-03 | 1982-09-03 | シ−ケンスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15442582A JPS5943406A (ja) | 1982-09-03 | 1982-09-03 | シ−ケンスコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5943406A true JPS5943406A (ja) | 1984-03-10 |
| JPS6337404B2 JPS6337404B2 (ja) | 1988-07-25 |
Family
ID=15583885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15442582A Granted JPS5943406A (ja) | 1982-09-03 | 1982-09-03 | シ−ケンスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943406A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01306307A (ja) * | 1988-05-31 | 1989-12-11 | Hayakawa Rubber Co Ltd | タイヤ滑り止め具 |
-
1982
- 1982-09-03 JP JP15442582A patent/JPS5943406A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337404B2 (ja) | 1988-07-25 |
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