JPH0319570B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロコンピユータのメモリ制御
装置に関するものである。

メモリ、演算部、入出力部、制御部等を１つの
集積回路チツプとしたいわゆるシングルチツプマ
イクロコンピユータの一構造として、メモリ空間
をプログラムメモリ空間とデータメモリ空間とに
分離し、１マシンサイクル内で両メモリへ同時に
アクセスして命令実行速度の向上を図ると共に、
演算部に演算した演算結果を残しておくアキユム
レータを持たずに演算結果を直接にデータメモリ
に書き込む構造が孝えられる。またデータメモリ
の番地信号としてプログラムメモリの内容を用い
ることも考えられる。一方、データメモリの内容
を演算部で操作するためには、データメモリの読
み出しと書き込みのために、少なくとも２マシン
サイクルを要する。この時、データメモリの番地
信号としてプログラムメモリの内容を用いたとす
ると、この２マシンサイクルの間データメモリに
同じ番地信号を出力するためにプログラムメモリ
自身も２マシンサイクルにわたつて同じ番地信号
を与えられる必要があり、プログラムメモリとデ
ータメモリの分離による実行速度の向上を図るこ
とが出来なくなつてしまう。

本発明は上記問題に鑑み、番地情報を一時ラツ
チするデータメモリアドレスラツチを設けること
により、プログラムメモリの内容をデータメモリ
の番地信号としてデータメモリの操作を行う場合
でも、前記プログラムメモリと前記データメモリ
の分離による実行速度の向上を保つことができる
メモリ制御装置を提供することにある。

以下、図面を参照しながら本発明の一実施例につ
いて説明する。

第１図は本発明の一実施例におけるメモリ制御
装置のブロツク図である。同図において、１はプ
ログラムを格納するプログラムメモリで、プログ
ラムカウンタ２で指示された番地の内容を出力す
る。プログラムメモリ１の内容であるコードは制
御部３で解読される。またプログラムメモリ１の
内容は、番地信号あるいはデータとしてそれぞれ
データバス４、アドレスバス５に出力されること
もある。６はデータを記憶しておくデータメモリ
で、データバス４へデータを出力したり、あるい
はデータバス４の内容を取込んだりする。７はデ
ータメモリ６にアドレスを送出するデータメモリ
アドレスラツチで、制御部３で制御されるととも
に、アドレスバス５の内容を一時保持する。８は
アキユムレータを持たない演算部で、データバス
４の内容を入力して、何らかの演算を行なつた
後、演算結果を再びデータバス４に送出する。

以下第２図を参照しながら、データメモリアド
レスラツチ７を制御する制御部３についてさらに
詳細に説明する。同図において、９は命令レジス
タで、プログラムメモリ１の出力である命令コー
ドを一時記憶する。１０は状態生成用のステツイ
トカウンタで、命令コードが命令レジスタ９に入
力された時にリセツトされ、その後次の命令コー
ドが入力されるまで１マシンサイクル毎に順次イ
ンクレメントされる。１１はPLA（Programable
Logic Array）で、命令レジスタ９、ステイトカ
ウンタ１０の出力を入力とし、これらを解読す
る。解読の結果は制御信号用ラツチ１２に一時ラ
ツチされる。またこの時、ステイトカウンタ１０
はインクレメントされるか、あるいは新しい命令
コードが命令レジスタ９に入力されて、新しい状
態が再びPLA１１で解読される。すなわち命令
レジスタ９及びステイトカウンタ１０の出力の解
読はパイプライン処理化されており解読結果に基
いて実行が行われている時、次の実行のための解
読が行われている。そしてPLA１１により命令
レジスタ９及びステイトカウンタ１０の内容を解
読した結果、アドレスバス５の内容をデータメモ
リアドレスラツチ７にラツチする必要があると判
明した時には、アドレスラツチ信号Ｘを制御信号
用ラツチ１２を介してデータメモリアドレスラツ
チ７に出力する。そこでこれ以降、次のアドレス
ラツチ信号Ｘがデータメモリアドレスラツチ７に
与えられるまで常に同じ番地信号でデータメモリ
６がアクセスされることになる。なおPLA１１
は、プログラムカウンタ２、データメモリ６、演
算部８等へも制御信号用ラツチを介して各種の制
御信号Ｙを出力する。

なおプログラムメモリ１とデータメモリ６とは
空間的に分離しており、プログラムメモリ１の番
地信号はプログラムカウンタ２からアドレスバス
５を経由せずに直接与えられる。すなわちプログ
ラムメモリ１とデータメモリ６は同時にアクセス
されることが可能である。

上記のように構成された装置について、以下実
行処理の過程について述べる。まず第３図に示す
ような命令がプログラムメモリ１に格納されてい
るとする。なお、第３図に示すｎ番地に格納され
ている命令コードＡは、ｎ＋１番地に格納されて
いる番地情報daが指示するデータメモリ６の内
容を演算部８に入力し、その値を１だけインクリ
メントし、結果をda番地のデータメモリ６に格
納するという動作を示しているものとする。これ
らの一連の動作をプログラムメモリ１とデータメ
モリ６へのアクセスを中心として図示すると、第
４図に示すようなフローチヤートとなる。すなわ
ち、命令コードＡは、ステツプ，ステツプ，
ステツプの３つのステツプで実行されていくこ
とになる。この３つのステツプについて詳細に述
べる。

ステツプ 〔命令コードＡに先立つ命令の最後の実行ステイ
トである。〕 前述のように、制御信号はパイプライン処理さ
れることにより、この時点で命令レジスタ９に命
令コードＡを格納しステイトカウンタ１０をリセ
ツトする。そして命令コードＡの第１実行ステイ
トのための解読をPLA１１で行う。また命令コ
ードＡを命令レジスタ９に格納した時点でプログ
ラムカウンタ２はインクリメントされその内容を
ｎ＋１とし、番地情報daの取り出しにかかる。

ステツプ 〔ステツプの実行では先ず、ステツプで解読
されていたPLA１１の出力が、制御信号用ラツ
チ１２にラツチされ、そのラツチ出力に基いて次
に示すステツプの実行が行われる。〕 PLA１１の出力がラツチされた時点でステイ
トカウンタ１０はインクリメントされ、ステツプ
の実行のための解読をはじめる。ステツプで
アクセスされていたｎ＋１番地のプログラムメモ
リ１の内容daが、アドレスバス５に出力される。
そしてアドレスラツチ信号Ｘが出力され、アドレ
スバス５の内容daはデータメモリアドレスラツ
チ７にラツチされる。そして次のアドレスラツチ
信号Ｘがデータメモリアドレスラツチ７に出力さ
れるまで、データメモリ６はda番地がアクセス
される。今アクセスされたda番地のデータメモ
リ６の内容は、データバス４を経由して演算部８
に入力される。

またｎ＋１番地のプログラムメモリ１の内容
daは、次のステツプで演算結果をデータメモ
リ６のda番地に書き込む際に必要となるが、前
述のように番地情報daは既にデータメモリアド
レスラツチ７にラツチしてあることにより、この
時点でプログラムカウンタ２の値はｎ＋２にイン
クレメントすることができる。そして次の命令コ
ードＢの取出しにかかる。

（もしここでデータメモリアドレスラツチ７が存
在しなければ、次のステツプで演算結果をデー
タメモリ６のda番地に書き込む時再びプログラ
ムメモリ１から番地情報daをアドレスバス５に
出力することになり、命令コードＢの取出しのた
めのｎ＋２番地へのアクセスを次のステツプまで
持たなければならない。そこでプログラムメモリ
１とデータメモリ６の分離による命令実行速度の
向上を図ることが出来なくなる。） ステツプ 〔ステツプの場合と同様に、先ずPLA１１の
出力が制御信号用ラツチ１２にラツチされ、この
ラツチ出力に基いて次に示すステツプの実行が
行われる。〕 まずステツプで演算部８に入力されたデータ
やインクリメントされ、データバス４を経由して
データメモリ６に出力される。このデータはデー
タメモリ６のda番地に書き込まれる必要がある
が、番地情報daはすでにステツプでデータメ
モリアドレスラツチ７にラツチされている。また
ステツプで番地情報daをデータメモリアドレ
スラツチ７にラツチしたため、ステツプから取
出しにかかることのできた命令コードＢは、
PLA１１の出力が制御信号用ラツチ１２にラツ
チされた時点で命令レジスタ９に格納することが
できる。

以上述べたように本発明によれば、演算部に設
けられるアキユムレータを廃して１つの命令の実
行の中で同じ番地のデータメモリの読込みと書込
みとを行わせるという構造を持つマイクロコンピ
ユータでプログラムメモリ空間とデータメモリ空
間とを分離し、両メモリへのアクセスを同時に行
えるようにして命令実行速度の向上を図ると共
に、番地情報を一時ラツチするデータメモリアド
レスラツチと、前記データメモリアドレスラツチ
を制御する制御部とを設けることにより、プログ
ラムメモリの内容を前記データメモリの番地情報
として用いる命令を実行する時プログラムカウン
タはこの番地情報が格納されている前記プログラ
ムメモリの番地を１マシンサイクルだけ指示する
だけでよいことになる。すなわち、データメモリ
の読込み時に必要とした番地情報を書込み時にま
でデータメモリアドレスラツチに一時記憶してお
くことにより、前記プログラムカウンタは前記デ
ータメモリの書込みとは無関係に、次に必要な前
記プログラムメモリの番地をさし示すことがで
き、前記プログラムメモリの内容をデータメモリ
の番地信号として複数回用いる命令を実行する時
にも、前記プログラムメモリと前記データメモリ
の分離による命令実行の高速性を保つことがで
き、その工業的価値は大なるものがある。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリ制御
装置のブロツク図、第２図は同制御部のブロツク
図、第３図はプログラムメモリの内容を示す図、
第４図は同制御の流れ図である。 １……プログラムメモリ、２……プログラムカ
ウンタ、３……制御部、６……データメモリ、７
……データメモリアドレスラツチ。

Claims (1)

【特許請求の範囲】
1. １ 命令を記憶するプログラムメモリと、前記プ
   ログラムメモリにアドレス信号を与えるプログラ
   ムカウンターと、演算データを記憶するデータメ
   モリと、前記プログラムメモリから出力されるデ
   ータメモリのアドレス信号を一時記憶するデータ
   メモリアドレスラツチと、前記データメモリ出
   力、あるいは前記プログラムメモリ出力に演算を
   施す演算部と、前記プログラムメモリ、前記デー
   タメモリ、前記演算部とを結んで演算データの転
   送に使用するデータバスと、前記プログラムメモ
   リから出力された命令が、この命令に含まれるア
   ドレスの前記データメモリの内容をリードしこれ
   を前記演算部で演算し演算結果を同じアドレスの
   前記データメモリに格納することを示していた場
   合、前記データメモリをリードした時点で、前記
   プログラムメモリから出力されたアドレス信号を
   前記データメモリアドレスラツチする信号を少な
   くとも含む制御信号を出力する制御部とを有する
   メモリ制御装置。