JPS5943845B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】 この発明はフリップフロップ回路と類似の動作をする論
理回路に関する。

第１図は従来より知られているマスタースレーブ型のＤ
型フリップフロップ回路（以下ＦＦと略称する）である
。

ナントゲート８個で構成され、クロックパルスＣＰ 、
ＣＰを受けて動作するもので、入力り、Ｄ信号を１クロ
ックパルス時間遅らせたパルス出力Ｑ、Ｑを出力する。

クロックパルスＣＰ、ＣＰのうちＣＰについては、第２
図のように初段のゲート出力を利用した内部クロックと
して省略することができる。

これらのＤ型ＦＦからＪ−に型ＦＦを構成することは容
易である。

その例を第３図、第４図に示した。

このようなＦＦを１チツプに集積回路化する場合、消費
電力や集積度の点からできるだけゲート数や配線数を減
らすことが望まれる。

この発明はゲート数および配線数を減らし、低消費電力
動作、集積度向上を図ったマスタースレーブ型ＦＦと類
似の動作をする論理回路を提供するものである。

この発明に係る論理回路は、基本的に６個のナントゲー
トまたはノアゲートで構成される。

第５図はナントゲートを用いた場合の基本構成である。

即ち、第１、第２のナントゲートＧ１．Ｇ２は互いに一
方の出力を他方の入力に帰還し、同様に第３゜第４のナ
ントゲートＧ３．Ｇ４についても一方の出力を他方の入
力に帰還している。

第５、第６のナントゲートＧ５．Ｇ６もやはり一方の出
力を他方の入力に帰還しており、この第５、第６のゲー
トＧ５．Ｇ６がラッチ回路を構成していて、第１、第２
のゲートＧ１．Ｇ２の出力をラッチ回路を介して第３、
第４のゲートＧ３．Ｇ４に入力するようになっている。

そして、第１、第２のゲートＧ１．Ｇ２に共通にクロッ
クパルスＣＰを入力し、第３、第４のゲートＧ３．Ｇ４
に共通にこれと逆相のクロックパルスＣＰを入力し、第
１のゲートＧ１にＤ入力を入れ第３、第４のゲ゛ ）
Ｇ３ 、Ｇ４から出力Ｑ２ 、Ｑｔを得るようになって
いる。

ここで、第２のゲートＧ２の出力端に遅延要素ＤＬを設
けることで、第２のゲートＧ２の出力変化の遅れを第１
のゲートＧ１のそれより大きくしており、これにより、
ｂ入力を省略している。

この場合、遅延要素ＤＬの働きとしては、ゲート出力が
高レベルから低レベルに変化する際の時間のみ遅くなれ
ばよいのであって、低レベルから高レベルに変化する際
の時間は遅れなくてもよい。

ただし、ノアゲートを用いる場合にはこの関係は逆にな
る。

このように構成された論理回路の動作タイミングチャー
トを第６図に示す。

この発明に係る論理回路は、論理素子としてＩ２Ｌ （
Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉ
ｃ ）を用いた場合に特に効果が大きい。

■２Ｌは最近開発された論理素子で、等何回路で示すと
第７図のように表わされる。

即ち、インバータ用ＮＰＮトランジスタＴ１と、このト
ランジスタＴ１のベースにコレクタを、エミッタにベー
スを接続したインジェクタ用ＰＮＰトランジスタＴ２と
から構成される。

インバータ用トランジスタＴ１は通常のプレーナトラン
ジスタにおけるエミッタとコレクタを逆にしたいわゆる
逆構造パーティカルトランジスタにより構成され、イン
ジェクタ用トランジスタＴ２はそのコレクタ、ベースを
それぞれインバータ用トランジスタＴ１のベースエミッ
タと共用する形でラテラル構造のトランジスタとして構
成される。

そして、インジェクタ用トランジスタＴ２のエミッタに
外部電源ＶＥＲを印加してこのトランジスタＴ１を介し
てインバータ用トランジスタＴ１のベースに電荷を供給
することにより論理動作を行わせるものである。

第７図の例ではインバータ用トランジスタＴ１をマルチ
コレクタ形式として２個の出力端０ＵＴ１，０ＵＴ２を
設け、また３個の入力端ＩＮ１〜■Ｎ３を設けており、
このＩ２Ｌの記号を以下の説明では第８図のように表わ
すことにする。

このような■２Ｌを用いた場合の第５図に対応する論理
回路を示すと第９図のようになる。

第１〜第６の６個のゲートＧ１１〜Ｇ１６から構成され
、１個の入力りのみで動作させることは基本的に同じで
ある。

第５図に示した遅延要素ＤＬが第９図では省いであるが
、これは第１、第２のゲートＧ１１． Ｇ１□の形状を
選ぶことで遅延要素を入れたと同じ機能を持たせている
ことによる。

即ち、第９図の構成では、第２のゲートＧ１２における
インジェクタ用トランジスタの形状を他のゲートと変え
て、供給電流が他のゲートに比べて約１／２となるよう
に設定しである。

この結果、第２のゲートＧ１２の入力部の立上り時間は
第１のゲートＧ１１のそれより長くなる。

このようにすれば、クロックパルスＣＰが低レベルから
高レベルになるとき、Ｄ入力が高レベルであれば第１の
ゲー１−Ｇ１□の入力部の電位は第２のゲートＧ１２の
それより先に高レベルになり、第１のゲ゛−トＧ１１の
出力につながる第２のゲートＧ１□の入力部の電位を低
レベルにしてしまう。

逆にＤ入力が低レベルであれば第１のゲート１、の入力
部は高レベルになれず、第２のゲートＧ１２の入力部の
電位が高レベルになり、第２のゲートＧ１□の出力につ
ながる第１のゲートＧ１１の入力部の電位を低レベルに
抑える。

以上のようにして、Ｄ入力が高レベルか低レベルかによ
ってクロックパルスＣＰが低レベルカラ高レベルになっ
たときの第１、第２のゲートＧ１、。

Ｇ１□の入力部の電位は、第５図に示すように遅延要素
ＤＬを入れた場合と同様、一義的に定まり、第６図に示
したような所望の論理動作を行うことができる。

このように、ｂ入力が不要となることは、この種の論理
回路を何段か縦続接続して計数回路等を構成する場合を
考えると、配線が簡単になって集積度向上に大きく寄与
する。

また、計数回路等で１つのゲートの出力から入力段に２
つの帰還ループを取出す場合、Ｄ、Ｄ入力を必要とする
従来のものではゲートを余分に付加しなければならない
が、この発明に係る論理回路を用いれば、そのような余
分なゲートも不要となる。

−第９図に示した論理回路は種々変形が可能である
。

第１０図は第１、第２のゲートＧ１□、Ｇ、２の出力を
内部クロックとして用いることで、外部クロックパルス
ｄ干を省略したものである。

第１１図は第３のゲートＧ１３の出力を第１のゲ゛−ト
Ｇ１、の入力に帰還し、第１、第２のゲートＧ１１．Ｇ
１□に信号入力端を設けてＪ−に型ＦＦ類似の回路構成
とした例である。

第１２図は第１０図と第１１図の組合せで、クロックパ
ルスＣＰを省略したＪ−に型ＦＦ類似の回路例である。

出力としては、第３、第４のゲートＧ１３．Ｇ１４のみ
ならず、第５、第６のゲートＧ１５． Ｇ１６の出力を
も用いることができる。

第１３図はその一例で、第１２図の回路の第５、第６の
ゲー）Ｇ、５゜Ｇ１６から出力Ｑ、Ｑを取出したもので
ある。

この回路は出力Ｑ１．Ｑ２を第１図〜第４図における出
力Ｑ、Ｑとみなして接続することにより、通常のＦＦと
類似した動作をさせることができる。

第１４図は第１３図の回路を２段接続して構成した同期
式３進計数回路である。

この計数回路の動作タイミングチャートを示すと第１５
図のようになる。

第９図の論理回路において、第３、第４のゲートＧ１３
ｊ Ｇ１４への供給電流にも差をつけると、更に配線
数を減らすことができる。

第１６図はその一例で、第４のゲートＧ１４への供給電
流を第３のゲートＧ１３へのそれより大きくすることに
より、第６のゲー）Ｇ１６と第４のゲート０１４間の配
線を省略している。

この供給電流の大小関係を逆にすれば、第１７図に示す
ように第５のゲートＧ１５と第３のゲートＧ１３間の配
線を省略することができる。

第１１図の論理回路について、上記と同様に第３、第４
のゲートＧ１３ 、Ｇ１４の供給電流に差をつければ、
やはり第１８図あるいは第１９図のように配線を省略し
たＪ−に型ＦＦ類似の回路が得られる。

第９図の論理回路に示したクロックパルスσ十の加え方
を変えて第２０図のように第３、第４のゲートＧ１３．
Ｇ１４のうち第３のゲートＧ１３にのみクロックパルス
ＣＰを印加するようにしてもよい。

この場合には、第３、第４のゲートＧ１３． Ｇ１４の
間の供給電流に差をつけなくても図示のように第５のゲ
ートＧ１．と第３のゲートＧ１３間の配線を省略するこ
とができる。

この第２０図の回路でも第９図の場合と同様にＪ−に型
ＦＦ類似の回路を構成することが可能であり、その構成
は第２１図のようになる。

第１０図の論理回路で、Ｊ端子、Ｋ端子を開放しておく
と１／２分周回路となる。

その時の動作波形を第２２図に示した。

なお、比較のため、第１１図の回路でＪ、に端子を開放
にして１７２分周回路とした場合の動作波形を第２３図
に示した。

第２２図、第２３図を比較して明らかなように、出力Ｑ
１の波形が若干異なっているが、分周動作に変りはない
。

第２０図の論理回路でクロックパルスＣＰを省くことも
できる。

その場合の構成は第２４図のように第１、第４のゲート
ＧＩ Ｉ 、ＧＩ４の出力を第３のゲートＧ１３に入力
するかまたは第２５図のように第１、第２のゲートＧ１
０．Ｇ１□の出力を第３のゲートＧ１３に入力すればよ
い。

これら第２４図、第２５図の論理回路を用いてもＪ −
に型ＦＦ類似の回路を構成することが可能であり、それ
ぞれ第２６図、第２７図のようになる。

論理回路の内容を変更するには、セット、リセット端子
を設ければよい。

第９図の論理回路にセット、リセット端子を設けた例を
第２８図および第２９図に示す。

これらの図においてゲートＧｓ。ＧＲはセット、リセッ
ト信号を伝達するためのものである。

なお、口約に応じてセット、リセット信号線の一部を省
略することができる。

第９図の論理回路を変形したもの、即ちＪ−に型ＦＦ類
似の回路、クロックパルスＣＰの印加を一部省略した回
路等について同様にセット、リセット機能を持たせるこ
とも勿論可能である。

゛以上、いくつかの実施例を挙げたが、ゲートの
インジェクタによる供給電流に差をつける場合、どの程
度の差が好ましいかについても実験的に確かめた。

その結果、供給電流の比が１．３より小さくなると動作
が不安定となり、また、２．５を越えると動作周波数が
低くなって好ましくないことがわかった。

この場合、安定度は動作周波数により異なるので、例え
ば動作周波数に応じて供給電流比を大きくする等の工夫
をすればよい。

なお、ゲート入力部の立上り時間に差をつける手段とし
てインジェクタの形状を変えて供給電流を異ならせる代
りに、ゲート入力部に例えばコンデンサを設けて静電容
量の大きさに差をつけてもよい。

以下詳細に説明したように、この発明に係る論理回路は
素子数が少なく、またゲートを通過するパルスの時間遅
れを適当に設定することで配線数を減らすことができ、
低電力動作、集積度向上が図れる。

なお、以上の説明では■２Ｌを用いた多出力ナンドゲー
トによる実施例を主体としたが、この発明に係る論理回
路はＣＭＯ８やＴＴＬを用いたナントゲートで構成する
こともできる。

また、負論理で構成する場合にはナントゲートに代って
ノアゲートを用いればよい。

更に、■２Ｌを用いた場合には、その性質から、低レベ
ルを出力するのにインジェクタからの供給電流を断つと
いう手段を用いてもよい。

その他、この発明はその職旨を逸脱しない範囲で種々変
形実施することができる。

【図面の簡単な説明】

第１図および第２図は従来のマスタースレーブ型のＤ型
ＦＦを示す図、第３図および第４図は従来のＪ−に型Ｆ
Ｆを示す図、第５図はこの発明の基本となる６個のナン
トゲートによる論理回路を示す図、第６図はその動作タ
イミングチャート、第７図はＩ２Ｌの等価回路図、第８
図は■２Ｌによるナントゲート記号を示す図、第９図は
■２Ｌを用いたこの発明に係る論理回路の基本構成を示
す図、第１０図〜第１３図はその変形例を示す図、第１
４図は第１３図の論理回路を用いた同期式３進計数回路
の構成を示す図、第１５図はその動作タイミングチャー
ト、第１６図〜第２１図は配線数を減らした第９図の論
理回路の変形例を示す図、第２２図は第２１図の論理回
路による１／２分周回路の動作タイミングチャート、第
２３図は第１１図の論理回路による１／２分周回路の動
作タイミングチャート、第２４図〜第２７図は第２０図
の論理回路の変形例を示す図、第２８図および第２９図
は第９図の論理回路にセット、リセット機能をもたせた
例を示す図である。 Ｇ１．Ｇ１．・・・・・・第１のナントゲート、Ｇ２．
Ｇ１２・・・・・・第２のナントゲート、Ｇ３．Ｇ１３
・・・・・・第３のナントゲート、Ｇ、 、 Ｇ１４・
・・・・・第４のナントゲート、ＤＬ・・・・・・遅延
要素。

Claims (1)

1. 【特許請求の範囲】 １ ナンドまたはノアゲートを６個用いて構成され、第
   １、第２のゲートの入力にそれぞれ第２、第１のゲート
   の出力を帰還し、第３、第４のゲートの入力にそれぞれ
   第４、第３のゲ゛−トの出力を帰還すると共に、第２の
   ゲートの出力変化の遅れが第１のゲートのそれより大き
   くなるように設定して、第１、第２のゲートに入力する
   クロックパルスと第３、第４のゲートに入力するクロッ
   クパルスを互いに逆相とし、第１、第２のゲート出力を
   第５、第６のゲートからなるラッチ回路を介して第３、
   第４のゲートの状態を制御して論理動作を行わせるよう
   にしたことを特徴とする論理回路。 ２ 第１〜第６のゲートは、インバータ用トランジスタ
   と、このトランジスタのベースにコレクタを、エミッタ
   にベースを接続したこれと相補型のインジェクタ用トラ
   ンジスタとからなる論理素子で構成され、第２のゲート
   入力部の立上り時間を第１のゲートのそれより長くなる
   ように設定した特許請求の範囲第１項記載の論理回路。