JPS5915529B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】 この発明はＤ型フリップフロップ回路と類似の動作をす
る論理回路に関する。

従来知られている同期型のＤ型フリップフロップ回路（
以下ＦＦと略称する）は、一般に第１図あるいは第２図
のように構成されている。

第１図は６個のナントゲートを用いた例で、クロックパ
ルスＣＰを受けて動作し、入力り信号を１クロックパル
ス時間遅らせた出力Ｑを得る。

ｑは出力Ｑと逆相の出力である。

第２図は８個のナントゲートを用いた例で、クロックパ
ルスＣＰおよびこれト逆相のクロックパルスＣＰにより
動作する。

このようなり型ＦＦを集積回路化するには、消費電力や
集積度の点から、できるだけ素子数や配線数が少ないよ
うな回路構成が望まれることは言うまでもない。

この発明は、パルスの通過するゲートの数を減少させる
と共に、ゲートを通過するパルスの時間遅れを適当に設
定することで配線数を減らし、低電力動作、集積度向上
を可能とした論理回路を提供するものである。

この発明の基本となる論理回路は、ナントゲートまたは
ノアゲート４個で構成される。

第３図はナントゲートを用いた場合の基本構成である。

即ち、第１、第２のナントゲートＧ１．Ｇ２は互いに一
方の出力を他方の入力に帰還し同様に第３、第４のナン
トゲートＧ３．Ｇ４についても一方の出力を他方の入力
に帰還すると共に、第１のナンドゲ−）Ｇ、の出力を第
３、第４のナントゲートＧ３゜Ｇ４に入力している。

そして、第１、第２のゲートＧ１．Ｇ２に共通に第１の
クロックパルスＣＰを入力し、第４のゲートＧ４にこれ
と逆相の第２のクロックパルスＯを入力し、第１のゲー
トに信号りを入力して第３、第４のゲートから出力Ｑ。

Ｑ′を得るようになっている。

ここで、第２、第３のゲートＧ２．Ｇ３の出力端にそれ
ぞれ遅延要素ＤＬ１．ＤＬ２を設けている。

このように遅延要素ＤＬ１．ＤＬ２を入れることで、第
２、第３のゲートＧ２．Ｇ３の出力変化の遅れをそれぞ
れ第１、第４のゲー） Ｇ１２ Ｇ４のそれより太き（
しており、この結果としてｂ入力を用いることなく所望
の論理動作を行わせることが可能となる。

その動作タイミングチャートを第４図に示す。

この場合、遅延要素ＤＬ１．ＤＬ２の働きとしては、ゲ
ート出力が高レベルから低レベルに変化する際の時間の
み遅くなればよいのであって、低レベルから高レベルに
変化する際の時間は遅れなくてもよい。

ただし、ノアゲートを用いる場合にはこの関係は逆にな
る。

この発明に係る論理回路は、論理素子としてＩ ２Ｌ
（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇ
ｉｃ ）を用いた場合に特に効果が大きい。

Ｉ２Ｌは最近開発された論理素子で、等価回路で示すと
第５図のように表わされる。

即ち、インバータ用ＮＰＮＩ−ランジスタＴ１ と、こ
のトランジスタＴ１のベースにコレクタを、エミッタに
ベースを接続したインジェクタ用ＰＮＰ トランジスタ
Ｔ２ とから構成される。

インバータ用トランジスタＴ１は通常のプレーナトラン
ジスタにおけるエミッタとコレクタを逆にしたいわゆる
逆構造パーティカルトランジスタにより構成され、イン
ジェクタ用トランジスタＴ２はそのコレクタ、ベースを
それぞれインバータ用トランジスタＴ□のベースエミッ
タと共用する形でラテラル構造のトランジスタとして構
成される。

そして、インジェクタ用トランジスタＴ２のエミッタに
外部電源ＶＥＥ を印加してこのトランジスタＴ２を介
してインバータ用トランジスタＴ１のベースに電荷を供
給することにより論理動作を行わせるものである。

第５図の例ではインバータ用トランジスタＴ１をマルチ
コレクタ形式として２個の出力端０ＵＴ１，０ＵＴ２を
設け、また３個の入力端ＩＮ１〜１Ｎ３を設けており、
このＩ２Ｌの記号を以下の説明では第６図のように表わ
すことにする。

このような■２Ｌを用いた場合の第３図に対応する論理
回路を示すと第７図のようになる。

４個のゲートＧ１１〜Ｇ１４から構成され、１個の入力
りのみで動作させることは基本的に同じである。

ゲ−）Ｇ。

１．Ｇｏ２はクロックパルスを伝達するためのものであ
る。

第３図に示した遅延要素を第７図では省いであるが、こ
れはゲートＧ１．〜Ｇ１４の形状を選ぶことで遅延要素
を入れたと同じ機能を持たせていることによる。

即ち、第７図の構成では、第２、第３のゲー） Ｇ１２
、Ｇ１３におけるインジェクタ用トランジスタの形状
を他のゲートと変えて、供給電流が他のゲートに比べて
杓子となるように設定しである。

この結果、第２、第３のゲートＧ１２ ｔ Ｇ１３の入
力部の立上り時間はそれぞれ第１、第４のゲートＧ１１
のそれより長くなる。

このようにすれば、クロックパルスＣＰが低レベルから
高レベルになるとき、Ｄ入力が高レベルであれば第１の
ゲートＧ１１の入力部の電位は第２のゲートＧ１□のそ
れより先に高レベルになり、第１のゲートＧ１１の出力
につながる第２のゲートＧ１２の入力部の電位を低レベ
ルにしてしまう。

逆にＤ入力が低レベルであれば第１のゲートＧ１□の入
力部は高レベルになれず、第２のゲートＧ１□の入力部
の電位が高レベルになり、第２のゲートＧ１□の出力に
つながる第１のゲートＧ１、の入力部の電位を低レベル
に抑える。

以上のようにして、Ｄ入力が高レベルか低レベルカニヨ
ってクロックパルスＣＰが低レベルカラ高レベルになっ
たときの第１、第２のゲートＧ１１゜Ｇ１゜の入力部の
電位は、第３図に示すように遅延要素を入れた場合と同
様、一義的に定まる。

第３、第４のゲートＧ１３．Ｇ１４の関係も第１、第２
のゲートＧ１１．Ｇ１２の関係と同様である。

このように、ｂ入力が不要となることは、この種の論理
回路を何段か縦続接続して計数回路等を構成する場合を
考えると、配線が簡単になって集積度向上に大きく寄与
する。

また、計数回路等で１つのゲートの出力から入力段に２
つの帰還ループを取出す場合、Ｄ、Ｄ入力を必要とする
従来のものではゲートを余分に付加しなければならない
が、この発明に係る論理回路を用いれば、そのような余
分なゲートも不要となる。

第７図の論理回路を動かすクロックパルスとしては例え
ば第８図に示すようなものがよい。

即ち、ＣＰとσ丁が同時に変化するデユーティサイクル
５０％のパルスである。

このようなりロックパルスｃｐ、ｃｐはリニア回路を用
いて容易に作ることができる。

■２Ｌの場合には、インジェクタとコレクタとの位置関
係、インジェクタ電流等を適尚に選ぶことによって、パ
ルスの伝達遅れを制御することもできる。

第７図の回路に用いるクロックパルスＣＰ。

ＣＰとして第９図のようなものでもよい。

このようなりロックパルスｃｐ、ｃｐは第１０図に示す
ゲート構成により作ることができる。

また、第１１図に示すような低レベルでの重なり時間が
長いクロックパルスＣＰ、ＣＰを用いることも可能であ
る。

出力のとり出し方として、第１２図に示すように第１、
第４のゲートＧｌｌ 、Ｇ１４の出力を接続して利用−
でもよい。

また、第１３図のように出力側にゲー” Ｇ１５ 、ｃ
ｔｅからなるラッチ回路を設ければ、完全な相補出力Ｑ
、Ｑを得ることができる。

第１４図はこの発明に係る論理回路を用いて構成した同
期式３進計数回路の例である。

即ち、ゲートＧ１１〜Ｇ１４からなる基本論理回路にゲ
ートＧ２□〜Ｇ２４からなる同様の論理回路を接続し、
ゲートＧ２４の出力をゲートＧ１□のＤ入力に入れてゲ
ートＧ１３７ Ｇ２３からそれぞれ出力Ｑ、、Ｑ２を取
出すようにしたものである。

その動作タイミングチャートを第１５図に示す。

この発明に係る論理回路の内容を変更するにはセット、
リセット端子を設ければよい。

その例を第１６図および第１７図に示す。

これらの回路でゲートＧｓ、ＧＲはセット端子Ｓ、リセ
ット端子Ｒの信号を伝達するためのものである。

なお、目的に応じてセット、リセットの信号線を一部省
（こともできる。

以上、い（つかの実施例を挙げたが、ゲートのインジェ
クタによる供給電流に差をつける場合、どの程度の差が
好ましいかについても実験的に確かめた。

その結果、供給電流の比が１．３より小さくなると動作
が不安定となり、また、２．５を越えると動作周波数が
低くなって好ましくないことがわかった。

この場合、安定度は動作周波数により異なるので、例え
ば動作周波数に応じて供給電流比を大きくする等の工夫
をすればよい。

なお、ゲート入力部の立上り時間に差をつげる手段とし
てインジェクタの形状を変えて供給電流を異ならせる代
りに、ゲート入力部に例えばコンデンサを設けて静電容
量の大きさに差をつけてもよい。

以上詳細に説明したように、この発明に係る論理回路は
素子数が少な（、またゲートを通過するパルスの時間遅
れを適当に設定することで配線数を減らすことができ、
低電力動作、集積度向上が図れる。

なお、以上の説明では■２Ｌを用いた多出力ナンドケー
トによる実施例を主体としたが、この発明に係る論理回
路はＣＭＯ８やＴＴＬを用いたナントゲートで構成する
こともできる。

また、負論理で構成する場合にはナントゲートに代って
ノアゲートを用いればよい。

更に、■２Ｌを用いた場合には、その性質から、低レベ
ルを出力するのにインジェクタからの供給電流を断つと
いう手段を用いてもよい。

その他、この発明はその趣旨を逸脱しない範囲で種々変
形実施することができる。

【図面の簡単な説明】

第１図および第２図は従来の同期式り型ＦＦを示す図、
第３図はこの発明の基本となる４個のナントゲートによ
る論理回路を示す図、第４図はその動作タイミングチャ
ート、第５図はＩ２Ｌの等価回路図、第６図は■２Ｌを
用いたナントゲート記号を示す図、第７図はＩ２Ｌを用
いて構成したこの発明に係る論理回路の一例を示す図、
第８図および第９図は第７図の回路に用いるクロックパ
ルスの波形例を示す図、第１０図は第９図のクロックパ
ルスを得る回路構成例を示す図、第１１図は第７図の回
路に用いる他のクロックパルス波形例を示す図、第１２
図および第１３図は第７図の回路の出力の取出し方を変
形した例を示す図、第１４図はこの発明に係る論理回路
を用いて構成した同期式３進計数回路を示す図、第１５
図はその動作タイミングチャート、第１６図および第１
７図はこの発明に係る論理回路にセット、リセット機能
をもたせた実施例を示す図である。 Ｇ１．ＧＨ・・・・・・第１のナントゲート、Ｇ２゜Ｇ
１□・・・・・・第２のナントゲート、Ｇ３．Ｇ１３・
・・・・・第３のナントゲート、Ｇ４．Ｇ１４・・・・
・・第４のナントゲート、ＤＬＩ 、 ＤＬ２・−・・
・遅延要素。

Claims (1)

1. 【特許請求の範囲】 １ ナンドまたはノアゲートを４個用いて構成され、第
   １、第２のゲートの入力にそれぞれ第２、第１のゲート
   の出力を帰還し、第３、第４のゲートの入力にそれぞれ
   第４、第３の出力を帰還すると共に、第２、第３のゲー
   トの出力変化の遅れがそれぞれ第１、第４のゲートのそ
   れより大きくなるように設定して、第１、第２のゲート
   に第１のクロックパルスを入力すると共に、第４のゲー
   トにこれと逆相の第２のクロックパルスを入力し、第１
   のゲートに入力信号を供給して第１のゲートの出力を第
   ３、第４のゲートに入力することによりＤ型フリップフ
   ロップ類似の論理動作を行わせるようにしたことを特徴
   とする論理回路。 ２ 第１〜第４の各ゲートは、インバータ用トランジス
   タと、このトランジスタのベースにコレクタを、エミッ
   タにベースを接続したこれと相補型のインジェクタ用ト
   ランジスタとからなる論理素子で構成され、第２、第３
   のゲート入力部の立上り時間をそれぞれ第１、第４のゲ
   ートのそれより長（なるように設定した特許請求の範囲
   第１項記載の論理回路。