JPS5829656B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】 この発明はフリップフロップ回路と同様な動作をする論
理回路に関する。

従来知られている同期型のＤ型フリップフロップ回路（
以下ＦＦと略称する）は、一般に第１図あるいは第２図
のように構成されている。

第１図は６個のナントゲートを用いた例で、クロックパ
ルスＣＰを受けて動作し、入力り信号を１クロックパル
ス時間遅らせた出力Ｑを得る。

Ｑは出力Ｑと逆相の出力である。

第２図は８個のナントゲートを用いた例で、クロックパ
ルスＣＰおよびこれト逆相のクロックパルスＣＰにより
動作する。

このようなり型ＦＦを集積回路化するには、消費電力や
集積度の点から、できるだけ素子数や配線数が少ないよ
うな回路構成が望まれることは言うまでもない。

この発明は、パルスの通過するゲートの数を減少させる
と共に、ゲートを通過するパルスの時間遅れを適当に設
定することで配線数を減らし、低電力動作、集積度向上
を可能とした論理回路を提供するものである。

この発明の基本となる論理回路は、ナントゲートまたは
ノアゲート４個で構成される。

第３図はナントゲートを用いた場合の基本構成である。

即ち、第１、第２のナントゲートＧ１．Ｇ２は互いに一
方の出力を他方の入力に帰還し同様に第３、第４のナン
トゲートＧ３．Ｇ４についても一方の出力を他方の入力
に帰還すると共に、第１、第２のナントゲートＧ１．Ｇ
２の出力をそれぞれ第３、第４のナントゲートＧ３．Ｇ
４に入力している。

そして、第１、第２のゲートＧ、 、 Ｇ２に共通にク
ロックパルスＣＰを入力し、第３、第４のゲートＧ３．
Ｇ４に共通にこれと逆相のクロックパルスＣＰを入力し
、第１、第２のゲートにそれぞれ信号り、Ｄを入力して
第３、第４のゲートから出力Ｑ１．Ｑ２を得るようにな
っている。

この論理回路の動作タイミングチャートを第４図に示す
。

第５図は比較のために示した第２図の回路の動作タイミ
ングチャートである。

この発明に係る論理回路は、このような４個のゲートか
らなる基本構成に対して、第６図に示すように第２のゲ
ートＧ２の出力端に遅延要素ＤＬを設けることで、２つ
の入力り、ＤのうちＤ入力を省いたものである。

即ち、遅延要素ＤＬを入れることで、第２のゲートＧ２
の出力変化の遅れを第１のゲートＧ１のそれより大きく
しており、この結果としてＤ入力を用いることなく第３
図の基本回路と同じ動作を行わせることが可能となる。

この場合、遅延要素ＤＬの働きとしては、ゲート出力が
高レベルから低レベルに変化する際の時間のみ遅くなれ
ばよいのであって、低レベルカラ高レベルに変化する際
の時間は遅れなくてもよい。

ただし、ノアゲートを用いる場合にはこの関係は逆にな
る。

この発明に係る論理回路は、論理素子としてＩ２Ｌ （
Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉ
ｃ ）を用いた場合に特に効果が大きい。

■２Ｌは最近開発された論理素子で、等他回路で示すと
第７図のように表わされる。

即ち、インパーク用ＮＰＮ トランジスタＴ１と、この
トランジスタＴ１のベースにコレクタを、エミッタにベ
ースを接続したインジェクタ用ＰＮＰ ｌ−ランジスク
Ｔ２とから構成される。

インバータ用トランジスタＴ１は通常のプレーナトラン
ジスタにおけるエミッタとコレクタを逆にしたいわゆる
逆構造パーティカルトランジスタにより構成され、イン
ジェクタ用トランジスタＴ２はそのコレクタ、ベースを
それぞれインバータ用トランジスタＴ１のペースエミッ
タと共用する形でラテラル構造のトランジスタとして構
成される。

そして、インジェクタ用トランジスタＴ２のエミッタに
外部電源■ＥＥを印加してこのトランジスタＴ２を介し
てインパーク用トランジスタＴ、のベースに電荷を供給
することにより論理動作を行わせるものである。

第７図の例ではインパーク用トランジスタＴ１をマルチ
コレクタ形式として３個の出力端ＯＵＴ、〜０ＵＴ３を
設け、また３個の入力端ＩＮ１〜■Ｎ３を設けており、
この１２Ｌの記号を以下の説明では第８図のように表わ
すことにする。

このような■２Ｌを用いた場合の第６図に対応する論理
回路を示すと第９図のようになる。

４個のゲートＧ、１〜Ｇ１４から構成され、１個の入力
りのみで動作させることは基本的に同じである。

第６図に示した遅延要素ＤＬが第９図では省いであるが
、これは第１、第２のゲー１−Ｇ、１．Ｇ、□の形状を
選ぶことで遅延要素を入れたと同じ機能を持たせている
ことによる。

即ち、第９図の構成では、第２のゲートＧ１２における
インジェクタ用トランジスタの形状を他のゲートと変え
て、供給電流が他のゲートに比べて約％となるように設
定しである。

この結果、第２のゲートＧＩ２の入力部の立上り時間は
第１のゲートＧ１．のそれより長くなる。

このようにすれば、クロックパルスＣＰが低レベルから
高レベルになるとき、Ｄ入力が高レベルであれば第１の
ゲートＧ１１の入力部の電位は第２のゲートＧ、２のそ
れより先に高レベルになり、第１のケートＧ１１の出力
につながる第２のゲートＧ、２の入力部の電位を低レベ
ルにしてしまう。

逆にＤ入力が低レベルであれば第１のゲー１−０１．の
入力部は高レベルになれず、第２のゲー１−Ｇ、□の入
力部の電位が高レベルになり、第２のゲートＧ、２の出
力につながる第１のゲートＧ１１の入力部の電位を低レ
ベルに抑える。

以上のようにして、Ｄ入力が高レベルか低レベルかによ
ってクロックパルスＣＰが低レベルから高レベルになっ
たときの第１、第２のゲー）Ｇ１．。

Ｇ１□の入力部の電位は、第６図に示すように遅延要素
ＤＬを入れた場合と同様、一義的に定まり、第４図に示
したような所望の論理動作を行うことができる。

このように、Ｄ入力が不要となることは、この種の論理
回路を何段か継続接続して計数回路等を構成する場合を
考えると、配線が簡単になって集積度向上に大きく寄与
する。

また、計数回路等で１つのゲートの出力から入力段に２
つの帰還ループを取出す場合、Ｄ、Ｄの入力を必要とす
る従来のものではゲートを余分に付加しなければならな
いが、この発明に係る論理回路を用いれば、そのような
余分なゲートも不要となる。

第９図の論理回路は更に変形して配線を減らすことがで
きる。

その−例を第１０図に示す。これは第２のゲー１−Ｇ、
□の供給電流を第１のゲートＧ１．のそれに対して小さ
くすると同時に、第３のゲー１−Ｇ、３の供給電流を第
４のゲートＧ１４のそれに比べて小さくして、第１のゲ
ー１−０１１の出力と第３のゲートＧ１３の入力間の配
線を省いたものである。

このようにしても、クロックパルスＣＰが低レベルから
高レベルになる際の状態が、第３、第４のゲートＧ、３
．Ｇ１４の入力部の立上り時間に差をつけておくことで
第２のゲートＧ、２の出力により一義的に決まるため誤
動作を生じない。

同様に、第３、第４のゲートの入力部の立上り時間の差
を逆にした場合には、第１１図に示すように第２のゲー
トＧ１２と第４のゲー）Ｇ、４の間の配線を省くことが
できる。

第１２図は第１０図の論理回路を利用した５通計数回路
の例である。

これは第１０図の回路を基本とし、これを３段縦続接続
して最終段出力を初段入力に帰還して構成したもので、
配線数が非常に少ないことがわかる。

第１３図はこの５通計数回路の動作タイミングチャート
である。

第１４図は第１０図の論理回路を基本とし、その出力に
第５、第６のゲートＧ１５．Ｇ１６からなるラッチ回路
を設けた例である。

このようにラッチ回路を設けることにより、完全な相補
関係にある出力Ｑ、Ｑを得ることができる。

第９図や第１１図の論理回路に同じようにラッチ回路を
設けることで、同様の効果が得られる。

第１５図はこの発明の論理回路を用いた％分周回路の実
施例である。

これは第９図の論理回路を基本とし、第４のゲートＧ１
４の出力を第１のゲートＧ、１の入力に帰還すると共に
、第１、第２のゲートＧ、□、Ｇ１□の出力をそれぞれ
第４、第３のゲートＧ１４． Ｇ１３の出力と結合して
取出すことで、クロックパルスＣＰ 、ＣＰに対する％
分周出力Ｑ。

Ｑを得るようにしたものである。

第１０図、第１１図の論理回路を基本として同様の％分
周回路を構成すれば、それぞれ第１６図、第１７図のよ
うに表わすことができる。

この発明に係る論理回路の内容を変更するために、セッ
ト、リセット機能を設けることもできる。

第１８図はその一例で、第９図の論理回路に対して、更
にゲートＧｏ、 、 Ｇａ４を付加し、セット信号Ｓ１
リセット信号Ｒを所望のゲートに入れるようにしたも
のである。

第１０図、第１１図の論理回路に同様のセット、リセッ
ト機能を持たせ得ることは勿論、セット、リセットの仕
方は目的に応じて種々変形実施することができる。

以上の説明では初段のゲート、即ち第１、第２のゲート
Ｇ１．、Ｇ１□の入力部の立上り時間に差を持たせたが
、第１、第２のゲートＧ、、ＩＧ、□の供給電流は等し
く設定し、第３、第４のゲートＧ１３゜Ｇ、４の供給電
流に差をつけるだけでも、第１９図に示すように入力段
と出力段間の配線を１本省略することができるので効果
はある。

勿論この場合には、第１、第２のゲートＧ１１．Ｇ、２
にそれぞれり、Ｄ入力を入れなければならない。

この第１９図の回路を応用して、Ｊ−ＫＦＦ類似の回路
を構成することもできる。

第２０図はその一例である。

即ち、第１９図の回路の入力段と出力段の間に第５、第
６のゲートＧ１５．Ｇ１６からなるラッチ回路を設け、
第３、第４のゲートＧ１３゜Ｇ１４の出力をそれぞれ第
１、第２のゲートＧ１．。

Ｇ１□の入力に帰還して、第１、第２のゲー）Ｇ、、。

Ｇ、２にそれぞれＪ、に入力を入れるようにしたもので
ある。

第２１図は第２０図の回路に対して、第１８図の例と同
様ゲートＧｏ 、 、 Ｇａ４を付加してセット、リセ
ット機能を持たせた例である。

以上、いくつかの実施例を挙げたが、ゲートのインジェ
クタによる供給電流に差をつける場合、どの程度の差が
好ましいかについても実験的に確かめた。

その結果、供給電流の比が１．３より小さくなると動作
が不安定となり、また、２．５を越えると動作周波数が
低くなって好ましくないことがわかった。

この場合、安定度は動作周波数により異なるので、例え
ば動作周波数に応じて供給電流比を大きくする等の工夫
をすればよい。

なお、ゲート入力部の立上り時間に差をつける手段とし
てインジェクタの形状を変えて供給電流を異ならせる代
りに、ゲート入力部に例えばコンデンサを設けて静電容
量の大きさに差をつけてもよい。

以上詳細に説明したように、この発明に係る論理回路は
素子数が少なく、またゲートを通過するパルスの時間遅
れを適当に設定することで配線数を減らすことができ、
低電力動作、集積度向上が図れる。

なお、以上の説明では■２Ｌを用いた多出力ナンドゲー
トによる実施例を主体としたが、この発明に係る論理回
路はＣＭＯ８やＴＴＬを用いたナントゲートで構成する
こともできる。

また、負論理で構成する場合ｆこはナントゲートに代っ
てノアゲ−トを用いればよい。

更に、ｆ２Ｌを用いた場合には、その性質から、低レベ
ルを出力するのにインジェクタからの供給電流を断つと
いう手段を用いてもよい。

その他、この発明はその趣旨を逸脱しない範囲で種々変
形実施することができる。

【図面の簡単な説明】

第１図および第２図は従来の同期式り型ＦＦを示す図、
第３図はこの発明の基本となる４個のナントゲートによ
る論理回路を示す図、第４図はその動作タイミングチャ
ート、第５図は第２図の回路の動作タイミングチャート
、第６図はこの発明に係る論理回路の一例の構成を示す
図、第７図は■２Ｌの等価回路図、第８図は■２Ｌを用
いたナンドゲ−１・記号を示す図、第９図は■２Ｌを用
いて構成したこの発明に係る論理回路の一例を示す図、
第１０図および１１図は第９図の変形例を示す図、第１
２図は第１０図の論理回路を用いて構成した５通計数回
路を示す図、第１３図はその動作タイミングチャート、
第１４図は第１０図の論理回路にラッチ回路を設けた実
施例を示す図、第１５〜第１７図はそれぞれ第９図〜第
１１図の論理回路を用いて構成した％分周回路を示す図
、第１８図は第９図の論理回路にセット、リセット機能
を持たせた実施例を示す図、第１９図はこの発明の応用
例を示す図、第２０図は第１９図の論理回路を利用した
Ｊ−ＫＦＦ類似の回路例を示す図、第２１図は第２０図
の回路にセット、リセット機能を持たせた例を示す図で
ある。 Ｇ、 、 Ｇ、１・・・・・・第１のナントゲート、Ｇ
２．Ｇ、２・・・・・・第２のナントゲート、Ｇ３．Ｇ
１３・・・・・・第３のナントゲート、Ｇ４．Ｇ１４・
・・・・・第４のナントゲート、ＤＬ・・・・・・遅延
要素。

Claims (1)

1. 【特許請求の範囲】 １ ナンドまたはノアゲートを４個用いて構成され、第
   １、第２のゲートの入力にそれぞれ第２、第１のゲート
   の出力を帰還し、第３、第４のゲートの入力にそれぞれ
   第４、第３のゲートの出力を帰還すると共に、第１、第
   ２のゲートの出力をそれぞれ第３、第４のゲートに入力
   し、第２のゲートの出力変化の遅れが第１のゲートのそ
   れより大きくなるように設定して、第１、第２のゲート
   に共通に入力するクロックパルスと第３、第４のゲート
   に共通に入力するクロックパルスを互いに逆相とし、第
   １のゲートに所望の入力信号を入れてＤ型フリップフロ
   ップ類似の論理動作を行わせることを特徴とする論理回
   路。 ２ 第１〜第４の各ゲートは、インバータ用トランジス
   タと、このトランジスタのベースにコレクタを、エミッ
   タにベースを接続したこれと相補型のインジェクタ用ト
   ランジスタとからなる論理素子で構成され、第２のゲー
   ト入力部の立上り時間を第１のゲートのそれより長くな
   るように設定することにより第２のゲートの出力変化の
   遅れが第１のゲートのそれより大きくなるようにした特
   許請求の範囲第１項記載の論理回路。