JPS5944183A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPS5944183A JPS5944183A JP57155582A JP15558282A JPS5944183A JP S5944183 A JPS5944183 A JP S5944183A JP 57155582 A JP57155582 A JP 57155582A JP 15558282 A JP15558282 A JP 15558282A JP S5944183 A JPS5944183 A JP S5944183A
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- Japan
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- data
- signal
- latch driver
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明にＤ ／ Ａ変換装置に係り９％にディジタル画
像データ全ディジタル−アナログ変換してアナログ映像
信号を出力するＤ ／ Ａ変換装置に関する。
像データ全ディジタル−アナログ変換してアナログ映像
信号を出力するＤ ／ Ａ変換装置に関する。
従来技術
ディジタル画像データをディジタル−アナログ変換して
アナログ映ｆ信号を得る従来のＤ／Ａ変換装置に、まず
ディジタル画像データｉ Ｄ／Ａ変換器によりアナログ
映像信号に７Ａ′携してこれを加算器に供給し、ここで
複合同期ｆｉ号と所定の比率で加算合成することによＶ
複合映像信号を得る構成であった。
アナログ映ｆ信号を得る従来のＤ／Ａ変換装置に、まず
ディジタル画像データｉ Ｄ／Ａ変換器によりアナログ
映像信号に７Ａ′携してこれを加算器に供給し、ここで
複合同期ｆｉ号と所定の比率で加算合成することによＶ
複合映像信号を得る構成であった。
発明が解決しようとする問題点
しかるに、上記の従来のＤ／Ａ ｉ楔装置け、Ｄ ／
Ａ変換器の出力側に加ｎ器が必要であったため、比較的
尚価でめり、またｉ）／′Ａ Ｋ換器のゲインが変化す
ると、複合同期信号との混合比が変化してしまい、七の
ためその都度調整が必要で調整が面倒であった。
Ａ変換器の出力側に加ｎ器が必要であったため、比較的
尚価でめり、またｉ）／′Ａ Ｋ換器のゲインが変化す
ると、複合同期信号との混合比が変化してしまい、七の
ためその都度調整が必要で調整が面倒であった。
そこで、本発明は画像データ及び複合同期信号を一度に
Ｄ ／ Ａ変換することにより、簡単な回路構成により
常に一定比率で映像信号に複合同期信号が加算された複
合映像信号を出力し得るＤ ／ Ａ変換装置を提供する
ことを目的とする。
Ｄ ／ Ａ変換することにより、簡単な回路構成により
常に一定比率で映像信号に複合同期信号が加算された複
合映像信号を出力し得るＤ ／ Ａ変換装置を提供する
ことを目的とする。
問題点を解決するための手段
本発明は、複数のデータ入力端子のうち−のデータ入力
端子に複合同期信号又はバーストフラグパルスが印加さ
れると共に残りのデータ入力端子にディジタル画像デー
タが併動に印加され、かつ、クロック入力端子に画像デ
ータの標本化周波数に関連した繰り返し周波数のパルス
が印加されるラッチドライバと、このラッチドライバの
複数のデータ出力端子に夫々接続されたはしご形抵抗回
路網とよりなり、該はしご形抵抗回路網を構成する抵抗
のうち該−のデータ入力端子に印加される信号が出力さ
れる−のデータ出力端子に接続された抵抗を他のデータ
出力端子に接続された各抵抗と異なる値に選定して上記
はしご形抵抗回路網よりディジタル−アナログ変換され
た映像信号を出力するようにしたものであり、以下その
一実施例について第１図乃至第３図と共に説明する。
端子に複合同期信号又はバーストフラグパルスが印加さ
れると共に残りのデータ入力端子にディジタル画像デー
タが併動に印加され、かつ、クロック入力端子に画像デ
ータの標本化周波数に関連した繰り返し周波数のパルス
が印加されるラッチドライバと、このラッチドライバの
複数のデータ出力端子に夫々接続されたはしご形抵抗回
路網とよりなり、該はしご形抵抗回路網を構成する抵抗
のうち該−のデータ入力端子に印加される信号が出力さ
れる−のデータ出力端子に接続された抵抗を他のデータ
出力端子に接続された各抵抗と異なる値に選定して上記
はしご形抵抗回路網よりディジタル−アナログ変換され
た映像信号を出力するようにしたものであり、以下その
一実施例について第１図乃至第３図と共に説明する。
実施例
第１図は本発明になるＤ ／ Ａ変換装置の一実施例の
回路図をろ・ず。同図中、１にラッチドライバで、８つ
のデータ入力端子が入力端子２１Ｈ２８に夫々接続され
、８つのデータ出力端子が抵抗値Ｒ１の１個の抵抗と抵
抗値Ｒ２の７個の抵抗と抵抗値Ｒ３の８個の抵抗とより
なるはしご形抵抗回路網に接続されており、更にそのク
ロック入力端子が入力端子３に接続されている。ラッチ
ドライバ１としては例えばＬ Ｓ ３７２が使用される
。丑た上記はしご形抵抗回路網を構成する抵抗のうち、
入力端子２１に入来した信号が出方されるラッチドライ
バ１の第１のデータ （Ｍ Ｓ Ｂのデータ）出力端子
と出力端子４との間に接続される抵抗の値はＲ１（例え
ば１．８にΩ程度）とされており、他の７つのデータ出
力端子に一端が接続される７つの抵抗の個はＲ２（例え
は７５０Ω程度）に選定されており、更に抵抗値Ｒ２の
各抵抗の他端間に接続される６個の抵抗と、一端が抵抗
値Ｒ２の抵抗に接続され他端が接地又は抵抗値Ｒ１の抵
抗の他端に接続される計２個の抵抗とは夫々抵抗値がＲ
３（例えば１．５にΩ程度）に選定されている。
回路図をろ・ず。同図中、１にラッチドライバで、８つ
のデータ入力端子が入力端子２１Ｈ２８に夫々接続され
、８つのデータ出力端子が抵抗値Ｒ１の１個の抵抗と抵
抗値Ｒ２の７個の抵抗と抵抗値Ｒ３の８個の抵抗とより
なるはしご形抵抗回路網に接続されており、更にそのク
ロック入力端子が入力端子３に接続されている。ラッチ
ドライバ１としては例えばＬ Ｓ ３７２が使用される
。丑た上記はしご形抵抗回路網を構成する抵抗のうち、
入力端子２１に入来した信号が出方されるラッチドライ
バ１の第１のデータ （Ｍ Ｓ Ｂのデータ）出力端子
と出力端子４との間に接続される抵抗の値はＲ１（例え
ば１．８にΩ程度）とされており、他の７つのデータ出
力端子に一端が接続される７つの抵抗の個はＲ２（例え
は７５０Ω程度）に選定されており、更に抵抗値Ｒ２の
各抵抗の他端間に接続される６個の抵抗と、一端が抵抗
値Ｒ２の抵抗に接続され他端が接地又は抵抗値Ｒ１の抵
抗の他端に接続される計２個の抵抗とは夫々抵抗値がＲ
３（例えば１．５にΩ程度）に選定されている。
上記の構成になるＤ ／ Ａ変換装置において、入力端
−Ｆ−２１より負極性の複合同期信号がラッチドライバ
１の８つのデータ入力端子のうちＭＳＢとなる第１のデ
ータ入力端子に供給される。また入力端子２２−２８よ
り例えは量子化数８ビツト （又は７ビツト）で標本化
周波数９ ＭＨ２のテイジタル輝度信号の画像データの
上位７ビツトが並列にラッチドライバ１の７つのデータ
入力端子に供給される。ここで、画像データのＭＳＢＶ
′１入力端子２２に供給され、同様にして画像データの
第２ビット−第７ピツトは入力端子２３−２８に供給さ
れる。
−Ｆ−２１より負極性の複合同期信号がラッチドライバ
１の８つのデータ入力端子のうちＭＳＢとなる第１のデ
ータ入力端子に供給される。また入力端子２２−２８よ
り例えは量子化数８ビツト （又は７ビツト）で標本化
周波数９ ＭＨ２のテイジタル輝度信号の画像データの
上位７ビツトが並列にラッチドライバ１の７つのデータ
入力端子に供給される。ここで、画像データのＭＳＢＶ
′１入力端子２２に供給され、同様にして画像データの
第２ビット−第７ピツトは入力端子２３−２８に供給さ
れる。
更にラッチドライバ１のクロック入力端子には例えば標
本化周波数９ ＭＨｚと同一の繰り返し周波数のパルス
列が入力端子３を介してクロック信号として印加される
。
本化周波数９ ＭＨｚと同一の繰り返し周波数のパルス
列が入力端子３を介してクロック信号として印加される
。
これにより、ラッチドライバ１は上記のクロック信号が
入来する毎に上記入力端子２．−＝２Ｂよりのデータを
ラッチし、それを各データ出力端子より前記はしご形抵
抗回路網へ出力する。ここで、入力端子２．−２９の各
入力データはラッチドライバ１の第１−第８ビツトのデ
ータ出力端子へ出力される。従って、入力端子２２に入
来した画像データのＭＳＢＩ−ｉ、ラッチドライバ１の
第２ビツトのデータ出力端子へ出力され、同様に画像デ
ータの第２ビツトＳｆｇ ７ビツトはラッチドライバ１
の第３ビット−第８ピツトのデータ出力端子へ各別に出
力される。ラッチドライバ１のこれらの出力データは、
前記はしご形抵抗回路網によりディジタル−アナログ変
換されｔ抜出力端子４へ出力される０ ここで、入力端子２２．−２１３には複合映像信号の映
像期間に和尚する期間、画像データが入来し、力）つ、
この期間中は入力端子２１０入力信号は高レベルとなる
ため、このときけ７ビツトの並列入力画像データに応じ
たレベルのアナログ信号が映像信号として出力端子４へ
出力される。またこのときは、７ピツトの並列入力画像
データがすべて論理「０」のときは黒レベルの映像信号
が出力され、上記画像データがすべて論理「１」のとき
は白ピークレベルの映像信号が出力される。
入来する毎に上記入力端子２．−＝２Ｂよりのデータを
ラッチし、それを各データ出力端子より前記はしご形抵
抗回路網へ出力する。ここで、入力端子２．−２９の各
入力データはラッチドライバ１の第１−第８ビツトのデ
ータ出力端子へ出力される。従って、入力端子２２に入
来した画像データのＭＳＢＩ−ｉ、ラッチドライバ１の
第２ビツトのデータ出力端子へ出力され、同様に画像デ
ータの第２ビツトＳｆｇ ７ビツトはラッチドライバ１
の第３ビット−第８ピツトのデータ出力端子へ各別に出
力される。ラッチドライバ１のこれらの出力データは、
前記はしご形抵抗回路網によりディジタル−アナログ変
換されｔ抜出力端子４へ出力される０ ここで、入力端子２２．−２１３には複合映像信号の映
像期間に和尚する期間、画像データが入来し、力）つ、
この期間中は入力端子２１０入力信号は高レベルとなる
ため、このときけ７ビツトの並列入力画像データに応じ
たレベルのアナログ信号が映像信号として出力端子４へ
出力される。またこのときは、７ピツトの並列入力画像
データがすべて論理「０」のときは黒レベルの映像信号
が出力され、上記画像データがすべて論理「１」のとき
は白ピークレベルの映像信号が出力される。
他方、入力端子２１に負極性の接合同期信号が入来する
期間中は、入力画像データにすべて論理「０」であり、
このとき最も低レベルの信号が複合同期信号として出力
端子４へ出力される。従って、本実施例において出力端
子４からをり出されるアナログ接合映像信号波形の一例
は第２図に示す如くになる。なお、第２図中、ａｌ、ａ
２Ｖユ夫々水平同期信号？示す。
期間中は、入力画像データにすべて論理「０」であり、
このとき最も低レベルの信号が複合同期信号として出力
端子４へ出力される。従って、本実施例において出力端
子４からをり出されるアナログ接合映像信号波形の一例
は第２図に示す如くになる。なお、第２図中、ａｌ、ａ
２Ｖユ夫々水平同期信号？示す。
本実施例によれば、入力）″ｌ渚′Ｆ−２１に入来する
複合同期信号と入力端子２２−２３に入来する並列画像
データとに非同期であっても差し支えないＯなぜなら、
クロック信号の繰Ｖ返し周波数は９ＭＨ２であり、出力
端子４の後段に設けられる遮断周波数４ ＭＨ２程度の
低域フィルタ全通すので、４５Ｍ）（２ゆ下の周波数の
入力ディジタル化１つをディジタル−アナログ変換でき
、前記複合同ル」イー号は４ＭＨ２よりもはるかに低い
周波数であるからである。
複合同期信号と入力端子２２−２３に入来する並列画像
データとに非同期であっても差し支えないＯなぜなら、
クロック信号の繰Ｖ返し周波数は９ＭＨ２であり、出力
端子４の後段に設けられる遮断周波数４ ＭＨ２程度の
低域フィルタ全通すので、４５Ｍ）（２ゆ下の周波数の
入力ディジタル化１つをディジタル−アナログ変換でき
、前記複合同ル」イー号は４ＭＨ２よりもはるかに低い
周波数であるからである。
従って、入力端子２１ に複合同期信号そのものを直
接供給しても差し支えない。着た、複合同期信号と画像
データとを夫々同時にディジタル−アナログ変換してい
るので、ラッチドライバ１のゲインが変化して半画信号
のレベルが変化しても、その変化率は一定で両信号間の
相対的なレベル比率は常に一足となる。
接供給しても差し支えない。着た、複合同期信号と画像
データとを夫々同時にディジタル−アナログ変換してい
るので、ラッチドライバ１のゲインが変化して半画信号
のレベルが変化しても、その変化率は一定で両信号間の
相対的なレベル比率は常に一足となる。
なお、ラッチドライバ１のデータ入力端子に８ビツトの
画像データのうちＬＳＢｉ除く７ビツトを並列に印加す
る場合は、８ピツトの画像データをそのままＤ ／ Ａ
変換する場合に比し分解能は若干落ちるが、その影響は
実用上殆ど問題とならない。また、クロック信号の繰り
返し周波数は、出力端子４エクのアナログ信号が供給さ
れる低域フィルタの遮断周波数の２倍以上の周波数であ
ればよい。
画像データのうちＬＳＢｉ除く７ビツトを並列に印加す
る場合は、８ピツトの画像データをそのままＤ ／ Ａ
変換する場合に比し分解能は若干落ちるが、その影響は
実用上殆ど問題とならない。また、クロック信号の繰り
返し周波数は、出力端子４エクのアナログ信号が供給さ
れる低域フィルタの遮断周波数の２倍以上の周波数であ
ればよい。
次に、ディジタル色差信号’ｉ Ｄ ／ Ａ変換する場
合について説明する。この場合は、バーストフラグパル
スが入力端子２１に供給され、標本化周波数が例えば２
．２５ ＭＨ２，邦子化数８ビットのディジタル色差信
号（Ｂ−Ｙ）の上位７ビツトの並列データが入力端子２
２”＝２Ｂに並列に供給される。ま。
合について説明する。この場合は、バーストフラグパル
スが入力端子２１に供給され、標本化周波数が例えば２
．２５ ＭＨ２，邦子化数８ビットのディジタル色差信
号（Ｂ−Ｙ）の上位７ビツトの並列データが入力端子２
２”＝２Ｂに並列に供給される。ま。
た入力端子３には例えば入力ディジタル色差信号の材木
化周波数２．２５ＭＨｚと同−繰り返し周波数のパルス
列がクロック信号として供給される。こ１１゜により、
前記の場合と同様にして、はしご形抵抗回路網より出力
端子４へ第３図に示す如き波形のアナログ色差信号が出
力される。なお、第３図中、Ｊ、ｂ２はバーストフラグ
ノくルスに位相同期した信号で、後段の平衡液Ｗに器で
平衡変調されたときにカラーバースト信号となる。また
第３図中のセンターレベルは無色であり、色相にＬ’６
じて振幅が変化した波形となる。
化周波数２．２５ＭＨｚと同−繰り返し周波数のパルス
列がクロック信号として供給される。こ１１゜により、
前記の場合と同様にして、はしご形抵抗回路網より出力
端子４へ第３図に示す如き波形のアナログ色差信号が出
力される。なお、第３図中、Ｊ、ｂ２はバーストフラグ
ノくルスに位相同期した信号で、後段の平衡液Ｗに器で
平衡変調されたときにカラーバースト信号となる。また
第３図中のセンターレベルは無色であり、色相にＬ’６
じて振幅が変化した波形となる。
なお、ＮＴＳＣ方式搬送色信号を得る場合、カラーバー
スト信号は色差信号（Ｂ−Ｙ）の色副搬送波と逆位相で
あるため、上記の如く色差信号（Ｂ−Ｙ）に対して逆極
性でバーストフラグノ＜パルスを加算して一つの平衡変
調器（図示せず）に供給することにより、カラーバース
ト信号と色差信号（Ｂ−Ｙ）で平衡変調された第１の被
変調波とを時系列的に得ることができるが、色差信号（
Ｒ−Ｙ）の色副搬送波とカラーバースト信号の位相とは
９０°異なるので、この場合はバーストフラグパルスは
入力端子２１には供給さす１．ず、ディジタル色差信号
（Ｒ−Ｙ）の画像データのみが入力端子２２？２８に供
紹される。
スト信号は色差信号（Ｂ−Ｙ）の色副搬送波と逆位相で
あるため、上記の如く色差信号（Ｂ−Ｙ）に対して逆極
性でバーストフラグノ＜パルスを加算して一つの平衡変
調器（図示せず）に供給することにより、カラーバース
ト信号と色差信号（Ｂ−Ｙ）で平衡変調された第１の被
変調波とを時系列的に得ることができるが、色差信号（
Ｒ−Ｙ）の色副搬送波とカラーバースト信号の位相とは
９０°異なるので、この場合はバーストフラグパルスは
入力端子２１には供給さす１．ず、ディジタル色差信号
（Ｒ−Ｙ）の画像データのみが入力端子２２？２８に供
紹される。
第１図に示すＤ ／ Ａ変換装置は、２種のディジタル
色差信号夫々に各１個必歎てあり、それらのＤ ／ Ａ
変換出力色差信号が夫々「■角二相変調された後搬送色
伯飼が得られる０ 効呆 上述の如く、本発明によれは、ラッチドライバよ！ｌｌ
ｌｌ複合同期化上バーストフラグパルスと画像データと
を夫々１列に出力してはしご形抵抗回路網でＤ ／ Ａ
変換するようにしているので、ラッチドライバのゲイン
が変化しても複合同期信号又はバーストフラグパルスと
画像データとの相対的なレベル比率関係は常に一定に保
つことができ、ｉた回路構成が簡単であり、更に複合同
期信号又はバーストフラグパルスと画像データとけ夫々
非同期で良いので設計が容易である等の特長を有するも
のでおる。
色差信号夫々に各１個必歎てあり、それらのＤ ／ Ａ
変換出力色差信号が夫々「■角二相変調された後搬送色
伯飼が得られる０ 効呆 上述の如く、本発明によれは、ラッチドライバよ！ｌｌ
ｌｌ複合同期化上バーストフラグパルスと画像データと
を夫々１列に出力してはしご形抵抗回路網でＤ ／ Ａ
変換するようにしているので、ラッチドライバのゲイン
が変化しても複合同期信号又はバーストフラグパルスと
画像データとの相対的なレベル比率関係は常に一定に保
つことができ、ｉた回路構成が簡単であり、更に複合同
期信号又はバーストフラグパルスと画像データとけ夫々
非同期で良いので設計が容易である等の特長を有するも
のでおる。
第１図は本発明装置の一実施例を示す回路図、第２図及
び第３図μ夫々第１図図示装置の出力アナロク信号波形
の各側を示す因である０１・・・ラッチドライバ、２１
・・・初合同期色号又はバーストフラグパルス入力端す
、２２Ｈ２８・・約１−：ｇデータ入力端子、３・・・
クロック信号スカ端子、４・・・アナログ信号出力端子
、バｌ、 Ｉｊ２． Ｒ５・・・はしご形抵抗回路網を
構成する斜抵抗の値。 第１図 第２図 一杵関 第３図
び第３図μ夫々第１図図示装置の出力アナロク信号波形
の各側を示す因である０１・・・ラッチドライバ、２１
・・・初合同期色号又はバーストフラグパルス入力端す
、２２Ｈ２８・・約１−：ｇデータ入力端子、３・・・
クロック信号スカ端子、４・・・アナログ信号出力端子
、バｌ、 Ｉｊ２． Ｒ５・・・はしご形抵抗回路網を
構成する斜抵抗の値。 第１図 第２図 一杵関 第３図
Claims (1)
- 複数のデータ入力端子のうち−のデータ入力端子に複合
同期信号又はバーストフラグパルスが印加されると共に
残りのデータ入力端子にディジタル画像データが並列に
印加され、がっ、クロック入力端子に該画像データの標
本化周波数に関連した繰り返し周波数のパルスが印加さ
れるラッチドライバと、該ラッチドライバの複数のデー
タ出力端子に夫々接続されたけしご形抵抗回路網とより
なり、該はしご形抵抗回路網を構成する抵抗のうち該−
のデータ入力端子に印加される係号が出力されるーのデ
ータ出力端子に接続された抵抗を、他のデータ出力端子
（で接続さｉ′１だ各抵抗の値と異なる値に選定して該
はしご形抵抗回路網Ｌ９ディジタルーアナログ変換さｆ
′Ｌ尺り１伜信号を出力することを特徴とするＤ／Ａ変
換装論。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155582A JPS5944183A (ja) | 1982-09-07 | 1982-09-07 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155582A JPS5944183A (ja) | 1982-09-07 | 1982-09-07 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5944183A true JPS5944183A (ja) | 1984-03-12 |
| JPH0151233B2 JPH0151233B2 (ja) | 1989-11-02 |
Family
ID=15609188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57155582A Granted JPS5944183A (ja) | 1982-09-07 | 1982-09-07 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160539U (ja) * | 1984-09-26 | 1986-04-23 | ||
| US7466568B2 (en) | 2005-07-22 | 2008-12-16 | Onkyo Corporation | Switching power supply circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5183723A (ja) * | 1975-01-21 | 1976-07-22 | Japan Broadcasting Corp | Fugokaterebijonshingodensohoshiki |
-
1982
- 1982-09-07 JP JP57155582A patent/JPS5944183A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5183723A (ja) * | 1975-01-21 | 1976-07-22 | Japan Broadcasting Corp | Fugokaterebijonshingodensohoshiki |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160539U (ja) * | 1984-09-26 | 1986-04-23 | ||
| US7466568B2 (en) | 2005-07-22 | 2008-12-16 | Onkyo Corporation | Switching power supply circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0151233B2 (ja) | 1989-11-02 |
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