JPS5945558A - ２重系デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する分野 この発明は２重糸論理全措成する２巾糸テータ処理装置
に関するものである。２車糸論理とは、同一の論理回路
から成るモジュール（ｍｏｄｕｌｅ　）全２組用いて、
２つのモジュールの悟号群ケ比較検査することにより故
障の検知をすることができる論理である。

従来技術の構成 第１図は２重系データ処理装置の回路構成を示すブロッ
ク図、第２図、第３図及び第４図は２重系データ処理装
置における従来のモジュール構成を示すブロック図であ
る。

これらの図において、（ｌａ）、（ｌｂ）はそれぞれ論
理回路、（２）は共通な入力信号、ｆ３１　、　（３ａ
）、（３ｂ）はそれぞれ比較器、（４ａ）、（４ｂ）は
それぞれ出力信号、ｔ５１　、　（５ａ）、（５ｂ）は
比較器（３１における比較結果が不一致であることを示
すエラー信号、（６ａ）、（６ｂ）。

（６Ｃ）はそれぞれ１個のモジュール、（７ａ）、（７
ｂ）はそれぞれ出力端子群、（１３ａ）、（８ｂ）はそ
れぞれ入力端子群、（ｇＪ、（９ｂ）はそれぞれエラー
信号出力端子、（ｌｏａ）、（１０ｂ）はそれぞれエラ
ー信号入力端子、（ｌｌａ）、（，１１ｂ）はそれぞれ
双方向端子群、（１２ａ）　。

（１２ｂ）はそれぞれモード制御信号、（１３ａ）、（
１３ｂ）はそれぞれアンド回路である。

また、これらの図面において、入力信号（２）、出゛力
信号（４ａ）、（４ｂ）は並列な複数ビット（以下ｎビ
ットとする）から構成される信号であるが、図面を簡単
にするために単一の信号線、単一のアンド回路等で表し
である。

第５図は第４図において単一のアンド回路（１３ａ）。

（１３ｂ）で表したものの実際のｎビット（νｉ成全示
す接続図でｎビットのうち第１イ１９ビツトとオｎ＃ビ
ットのアンド回路（１３ａｌ　）、（１３ａｎ）、（１
３ｂ＋）、（１３ｂｎ）を示しである。第６図は第５（
図に示すアンド回路をトライステートゲート（ｔｒｉ−
ｓｔａｔｅ　ｇａｔｅ　）　　に置き換えた場合の接続
を示す。

但し、以上の図面全通じてこの発明の説り１に関係のな
い外部出カイ８号は省略し−〔あり、このことは以下の
図面についても同様である。

従来技術の動作 論理回路（ｌａ）、（ｌｂ）は互に同一の論理１１川路
であり、同一の入力信号（２１に対し出方信号（４ａ）
、（４ｂ）は互に一致する筈である。比較器において（
４ａ）。

（４ｂ）の不一致を示す場合はエラ−１古号（５）全出
力して回路に誤動作があることを示す。

第２図は第１図の回路全３個のモジュール（６ａ）。

（６ｂ）、（６ｃ）で構成した場合を示し、第３図の場
合は２個のモジュール（６ａ）、（６ｂ）で構成し、比
較器（３ｂ）を使用するため、端子群（７ａ）と端子群
（８ａ）を接続し、端子（９ｂ）と端子（１０ａ）　ｆ
接続した場合を示す。第４図の場合も比較器（３ｂ）を
使用するためモード制御信号（１２ａ）　ｆ　ｒ　Ｉ　
Ｊ、（１２ｂ）　ｉ　１−ＯＪとし、端子群（１ｌａ）
からの信号が端子群（ｌｌｂ、）に入力されるようにし
ている。

従来技術の欠点 第２図に示す構成ではモジュール数が３個となるという
欠点があり、第３図に示す構成では端子群（７ａ）、（
７ｂ）の他に端子群（８ａ）、（８ｂ）　を必要とし、
実際の使用状態ではこれら端子群の９ち半分（第３図の
場合は（７ｂ）と（８ａ、ｌ　）とが使用されていない
という欠点があり、第４図に示す構成ではアン′ド回路
（１３ａ）、　（１２ｂ）のためゲート遅延が増加しか
つモード制御信号（１２ａ）、（１２ｂ）用の入力端子
をも必要とするという欠点があった。

本発明の目的 この発明は上記のような従来のものの欠廣を除去するた
めになされたもので、２つの論理回路の出力信号がモジ
ュールの外で論理和がとられるような双方向信号線を用
い、この双方向信号線上の信号論理と、それぞれの論理
回路の串カとをそれぞれ比較することによりエラー孕１
（）出することができるようにした２正系データ処叩≠
Ｉｊｒｊ　ｆ提供すること全目的としている。

本発明の構成 以下、回出」についてこの発明の実施世１を説明する。

オフ図はこの発明の一実ｈｌｌｉ　９１　ｋ示すブロッ
ク図で、オフ図において第３図と同−祠号は同−又は相
当８ド分を示し、（１４ａ）、（ｔ４ｂ）はそれぞれ双
方向端子群、（１４りは双方向４６号線、（１５ａ）、
（１５１））はそれぞれオア回路である。

第８図は、オフ図においてｎビット並列の信号ｆｃ１ビ
ットで代表するよう簡略化して図示した部分の実際の接
続を示す。第８図でオフ１ン１と同一符号は同一部分を
示し、論理回路（ｌａ）、（ｌｂ）の出方信号のうち双
方向端子群（１４ａ１　）、（１４ａ２　）ｌ　−＝（
１４ａｎ）。

（１４ｂｌ　）、（１４ｂ２）、−（１４ｂｎ）に接続
されるものと、比較器（３ａ）、（３ｂ）に入力される
ものとは互に導電、的には接続されないように構成され
ており、かつ双方向信号線（］４ｃ）上の信号が論理回
路（ｌａ）。

（ｉｂ）に入力されないようゲート回路により阻止され
ている。（１６ａ）、（１６ｂ）はそれぞれエラー信号
出力、（１７ａ）、（１７ｂ）はそれぞれエラー信号入
力、（１８ａ）、（１８ｂ）　１６．それぞれオア回路
（１５ａ）、（１５りの出力信号である。

本発明の動作 エラー動号（１６ａ）、（１６ｂ）としてはｎビットの
うちいずれかのビットで論理が相違しておれば論理「ｌ
」の信号が出力されるので、以下、説明の便宜のため１
つのビットだけ全問題とし他のビットにはエラーがない
場合を仮定して考える。たとえば論理回路（ｌａ）、（
ｌｂ）の出力信号のうち双方向端子（１，４ａ１Ｌ（１
’ｌ）、）に接続される出力信号と、これと同一の出力
信号であって双方向端子（１４ａＩ）＋（１４ｂｌ　）
には導布、的に接続されず、比較器（３ａ、）。

（３ｂ）に入力される出力信号（４ａｌ　）、（４ｂｔ
　）　　の論理の糾合せを考えてみると第１表のとおり
Ｖこなる。

すなわち、Ａ　ｌ　ｔ　Ａ　２　？”；Ｊ、　（４ａり
と（４ｂ１）の論理が一致するからエラーなしと酌めら
れて（Ｇ号（１８ａ）。

（１８ｂ）の論理は「０」であり、１６．３　、　ｉＦ
ｈ　４は（４ａｌ）と（４ｂｔ）の論理が不一致である
から証；理「１」のエラー信号（１８ａ）　、（ｆｏｂ
）が出力芒れる１、なお第１表はＥＣＬ論理のよりに１
−帰線（１４ｃ）上で信号の論理和が形成される場合で
あるが、’１’ＴＬ論理のオープンコレククｌＪＪ力の
場合のように信号線（１４ｃ）上で１５号の禍埋植か形
成される場合は第２表に示すとおりになる。

（第２表） 発明の他の実施例 以上の説明では２市糸全構成する論理回路（ｌａ）。

（１ｂ）について説明したが、他のどのようなデータ処
理回路で２百１系を構成した場合にもこの発明全適用で
きることは萌らがである。

２９図はこの発明の他の実施例を示すブロック図で、′
）Ｊ−７図及び第８図と同一符号はＩ＝ｒＪ−又は相当
部分を示し、（１９ａｌ）、（ｌｃｌａ２）、−・（１
９ａｎ、）、（１９ｂｌ）。

（１９ｂす、・・・（１９ｂｎ）　　はそれぞれドライ
バでモジュールの出力のレベル変換全行うためにドライ
バを付加した設計を示す。第６図の設計と比較するとモ
ード制御信号（１２ａ）’、（１２ｂ）　ｆ必要としな
い。

更に、オフ商のオア回路（１５ａハ（１５ｂ）は結線：
倫理オｌ］　（ワイアドオア）とすることもｂ］能であ
る。

本発明の効果 以上のようにこの発明では２１１【系論理の比較の対象
となる信号群金双方向＆ｉｉ、Ｈ子群ケ介してモジュー
ル外で結線論理をとυ、２ル障検知を２つのモジュール
で互に挿間的に行つような同一のモジュールからなる２
重系論理を構成したので、（イ）比較回路を同一モジュ
ールに内蔵するため論理分割に無駄が無い。

（ロ）入出力の端子群に無駄がない。

０→出力に対するゲート回路が不すワと／７：り出力信
号の遅延をより小さくｒることができる。

に）モード制御信号及びその人カ嬬子が不戦となる。

等の効果を得ることができる。

【図面の簡単な説明】

オ五図は２重系データ処理装置１′１の回路イ／ＩＪ成
金示すブロック図、第２図、７　：（ｌき１及び牙４図
は２重系データ処理装置における従来のモジュール構成
を示すブロック図、第５図は第４図において単一のアン
ド回路で表したものの実際のｎビット構成を示す接続図
、第６図は第５図に示すアンド＋ｒ！ｌ路をトライステ
ートゲートに置き一１１ｙ＋えた場合の接続図、オフ図
はこの発明の一実施例を示すブロック図、第８図はオフ
図において１ビツトで代表した部分全実際のｎビット構
成で示す接続図、第９図はこの発明の他の実施例を示す
ブロック図である。 （ｌａ）、（１，ｂ）・・・それぞれ処理回路（論理回
路）、（２１・・・入力信号、（３ａ　）　、　（３ｂ
　）・・・それぞれ比較器、（４ａ）、（４ｂ）　・、
−、、、、それぞれエラー信号、（＋ｉａ）、（６ｂ）
・・・それぞれモジュール、（９ａ）、（９ｂ）・・・
それぞれエラー信号出力端子、（ｌｏａ）、（ｔａｂ）
・・・それぞれエラー信号入力端子、（１４ａ）＋（１
４ｂ）・・・それぞれ双方向端子群、（１４ｃ）−双方
向信号線、（１５ａ）、（１５ｂ）　−それぞれオア回
路。 なお、図中同一符号は同−又は相当部分ケ示す。 代理人　　葛　野　信　− 第１図 第２図 第３図 第４図 Ｉ　ＩＱ　　　　　　　　　　　　　　　　　　　Ｉ　
Ｉｉ）第５Ｆ！！Ｊ （ 叢９回 箱９図

Claims (1)

1. 【特許請求の範囲】 入力信号が接続される信号入力端子群と、この（ｉ号入
   力端子群からの信号を入力し所定のデータ処理を施して
   出力する処理回路と、この処理回路からの出力イキ号が
   、逆方向に信号が伝達されることを防止するゲート回路
   を介して接続される双方向端子群と、この双方向端子群
   に接続される信号音一方の信号入力とする比較器と、こ
   の比較器の他方の信号入力として上記処理回路の出力信
   号でおって上記双方向端子群に導電的に接続されてない
   出力信号を接続する手段と、上記比４シ器における比較
   結果の不一致を示す信号を出力するエラー信号出力端子
   と、外部からのエラー信号が接続、されるエラー信号入
   力端子と、このエラー信号入力端子の信号と上記エラー
   信号出力端子の１６号とを２人力とするオア回路と金含
   む−）、−１のモジュールと、 この第１のモジュールと同一の回路措成を有する第２の
   モジュールと、 上記第１及び刃・２のモジュールのイご号入力端子群金
   互に並列に接続する手段と、 上記オｌ及び第２のモジュールの双方向ＱＪ’子群を互
   に並列に接続する手段と、 上記第１のモジュールのエラー信号入力端子全土配刃・
   ２のモジュールのエシーイｒ１号入力端子しこ機転し、
   上記第２のモジュールのエラー信号出力端子に上記第１
   のモジュールのエラー信号入力り高子に接続する手段と
   全備えた２ル系データ処Ｊ１１装置。