JPS63168737A

JPS63168737A - 複式回路配列体

Info

Publication number: JPS63168737A
Application number: JP62285651A
Authority: JP
Inventors: ミツチエル・バーゲ; ジエラルド・ボードン; ピイエール・モレー; ジヤン−ルツク・ピイター; ユニス・ジヨン・ヤモール
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1986-12-30
Filing date: 1987-11-13
Publication date: 1988-07-12
Also published as: DE3688139D1; EP0273081A1; EP0273081B1; US4856000A; DE3688139T2; JPH0451859B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ、産業上の利用分野Ｂ、従来技術Ｃ０発明が解決しようとする問題点り０問題点を解決するための手段Ｅ、実施例Ｅｌ　本発明の複式回路配列体（第１図）Ｅ２　代替実
施例（第３図）Ｆ０発明の効果Ａ、産業上の利用分野本発明はバス上のディジタル・データ信号の伝送に関し
、さらに具体的には冗長装置中の同時スイッチの数が著
しく減少した改良複式回路配列体に関する。さらに、本
発明に従えば、上記装置中の動作可能セクションだけを
選択することが可能である。

Ｂ、従来技術回路の複式化は、信頼度の高い故障検出が必要とされる
システムの故障検出にしばしば使用されている方法であ
る。この方法に従えば、２つの同じ処理装置が同じデー
タについて同じ動作を行い、その結果を連続的に比較し
て、一致しない時に故障が検出される。

しかしながらチップもしくはモジュール間のバス上のデ
ータ転送速度は同時にスイッチする出方ドライバの許容
最大数に関する成る限界によって制約されていることも
良く知られていることである。これ等の限界は出力ドラ
イバが同時に多数のデータ・バスをドライブする時に電
圧分配線及び信号線に導入する電圧もしくは電流雑音に
よる。

従来の解決法はパッケージの開発費及びコストという大
きな犠牲を伴っている。即ち上述の同時スイッチングに
伴う現象を避けるために、複雑な電圧分配法、複雑な線
ドライバ及び受信器、バス幅の減少を必要とした。それ
はそうしないと制御された遅延過渡電流を必要とするの
で信号の転送が遅くなるからである。

第２図は複式ハードウェアを具体化した従来の回路配列
体１を示す。この例は複式回路をシステム中に具体化し
た時に出力ドライバの同時スイッチングによって生ずる
問題を説明するために使用されるものである。（冗長）
装置２及び３は同じであり、従って主プロセッサ４の制
御によって同じ動作を（故障のない時に）遂行するもの
と仮定する。装置２及び３はたとえば計算機設計につい
てのＩＥＥＥ国際会議議事録二計算機のＶＬＳＩ、ＩＣ
ＣＤ’　８６、第４０２−４０５頁のＢ、デスロシャー
他の論文「凝集構成方法によって設計されたカスタム浮
動小数点チップＪ　）　　”Ｃｕｓｔｏｍｆｌｏａｔｉ
ｎｇ　ｐｏｉｎｔ　ｃｈｉｐ　ｄｅｓｉｇｎｅｄ　ｗｉ
ｔｈ　ａｃｏｈｅｓｉｖｅ　５ｔｒｕｃｔｕｒｅｄ　ｍ
ｅｔｈｏｄ”　ｂｙ　Ｂ、Ｄｅｓｃｒｏｓｉｅｒｓｅｔ
　ａｌ、　ｐｕｂｌｉｓｈｅｄ　ｉｎ　ｔｈｅ　ｐｒｏ
ｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅＩＥＥＥ　Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｃｏ
ｍｐｕｔｅｒＤｅｓｉｇｎ：ＶＬＳＩ　ｉｎ　Ｃｏｍｐ
ｕｔｅｒｓ　ＩＣＣＤ’８６　ｐｐ　４０２−４０５）
に説明されている浮動小数点コプロセッサ・チップでよ
い。この分野の専門家はこの論文中にクロックの分配、
シーケンシング等の本発明を具体化するすべての技術的
背景を見出すことができるであろう。第２図で装置２を
マスクと、装置３をスレーブと考える。各装置（２；３
）はたとえば３６ビツト即ち４バイトのＰビット・ワー
ドであるＰビット・ワードに操作する夫々処理装置（５
；６）、送信／受信回路（７；　８）及び比較回路（９
；　１０）より成る。適切な処理装置の例は上述の論文
の第１図に示されている。

送信／受信回路７及び８は夫々双方向バス１２及び１３
を通して主プロセッサ４の主データ・バス１１へ４バイ
ト（データが３２ビツト及び４パリテイ・ビット）の伝
送を保証する。バス１２及び１３は主データ・バスと呼
ばれる主プロセッサ・データ・バスと区別するために装
置データ・バスと呼ばれる。しかしながら送信／受信回
路８は通常の動作では機能的に受信器としてのみ動作す
ることを理解されたい。送信／受信回路７及び８は又夫
々バス１４及び１５を介して処理装置５及び６へもしく
はこれからのＰビット・ワードの双方向伝送を保証する
。

送信／受信回路７及び８は１ビット当り１基本ユニット
より成る複数のユニットより成る。各ユニットは個別の
出力ドライバ及び受信器より構成され、ドライバの出力
と受信器の入力はバスの線に接続される共通のノードを
形成している。この応用には標準の３状態のドライバ及
び受信器が使用される。オン・チップ３状態ドライバに
ついては１９８２年１０月刊ＩＢＭテクニカル・ディス
クローシア・バレテイン（ＩＢＭ　Ｔｅｃｈｎｉｃａｌ
　Ｄｉｓｃｌ。

５ｕｒｅ　Ｂｕｌｌｅｔｉｎ）第２５巻、第５号、第２
３４７−第２３４７頁の論文に開示されている。送信／
受信回路７及び８の部分を形成するドライバの高インピ
ーダンス状態は制御（禁止）線ＳＲＩ及びＳＲ２を介し
て主プロセッサ４の制御によってもたらされる。

処理装置５中で処理した後、バス１４Ａ上に得られるバ
イトと、バス１２から受取られ、バス１４Ｂ上に利用可
能なバイトを比較する比較回路９は、２つの処理装置中
で処理した後のデータの妥当性を比較するのに使用され
ないと、いう意味では通常の動作においては実用性はな
いが、送信／受信回路（ドライバ及び受信器）の完全性
をチェックできるので若干興味があるものである。バス
１４Ａは処理装置５の出力を送信／受信回路７のドライ
バの入力に接続する単方向バスである。バス１４Ｂは処
理装置５の入力を送信／受信回路７の受信器の出力に接
続する単方向バスである。バス１４Ａ及び１４Ｂは装置
２の内部バス１４をなしている。比較回路１０はバス１
５Ａ上に得られる処理装置６によって処理したバイトを
装置２から受取ってバス１５Ｂ上に得られるバイトを比
較する。バス１５Ａは処理装置６の出力を送信／受信回
路８のドライバの入力に接続する単方向バスである。バ
ス１５Ｂは処理装置６の入力を送信／受信回路８の受信
器の出力に接続する単方向バスである。バス１５Ａ及び
１５Ｂは装置３の内部バス１５をなしている。比較回路
１０のノード１６における出力は主プロセッサ４のため
のチェック・アウト（ＣＨＫＯＵＴ）ビットを線１７に
与える６すべてのドライバが禁止されていない時には送
信／受信回路は送信モードにあり、対応する装置も受信
モードにある。

すべてのドライバが禁止されている時には、これ等は高
インピーダンス状態にあり、対応する送信／受信回路は
受信モードにあり、従って対応する装置も受信モードに
ある。

動作は次の３段階で行われる。

（ａ）主プロセッサ４が線ＳＲＩ及びＳＲ２によって装
置２及び３の送信／受信回路７及び８を受信モードにセ
ットし、これ等にバス１１．１２及び１３を通してデー
タを送る。

（ｂ）夫々装置２及び３の処理装置５及び６の両方がデ
ータを処理する。

（ｃ）主プロセッサ４が装置２の送信／受信回路７を送
信モードに、装置３の送信／受信回路８を受信モードに
セットする。この段階中で受信モードに整定された時に
は、その送信／受信回路は又比較機能を遂行するので、
送信／受信回路のこの動作モードは受信／比較モードと
呼ばれる。この特定の段階は転送段階と呼ばれる。装置
２の送信／受信回路７が処理データを主プロセッサ４に
送信し、バス１１及び１２を介して装置３に送る。装置
３の比較回路１０はバスＩＥ）Ａ上に得られるそれ自身
の内部結果を、バス１５Ｂ上に得られる装置２から受取
ったデータとを比較して、比較結果を出力ノード１６及
び線１７を介して主プロセッサ４に送る。比較回路９の
出力はノード１８及び線１９に得られるが、上述の制限
的用途を有する。

従って通常の動作では、装置３の（スレーブ）はチェッ
クの目的にだけ使用され、装置２（マスク）は主プロセ
ッサ４とのデータ交換を保証する。

しかしながら、不一致が生じた場合には、主プロセッサ
は進行中のタスクを停止し、診断ルーチンを開始し、２
つの装置のうちどれが（実際にはどの処理装置が）故障
中であるかを決定する。良好な装置は従ってマスクとし
て動作するようにスイッチされ、他方故障した方はディ
スエーブルされる（出力ドライバが高インピーダンス状
態に強制される）。次に処理は修復される迄は前のチェ
ック能力のないまま、性能低下動作を続ける。

この従来の技術には、成るチェック能力を保持したまま
、任意の装置の処理装置の動作可能セクションを選択す
る手段は存在しない。

第２図に示された２つの冗長装置の複式回路配列体はさ
らに他の、しかし基本的な欠点を有する。

即ち装置２は集積半導体チップもしくは電子モジュール
であり、ビットがデータ・バス１２上を転送される転送
段階中に、送信／送信回路７のエミツト部を形成するＰ
個（たとえば３６個）のドライバすべてではなくても大
多数が同時にスイッチして、上述の望ましくない雑音効
果を発生することが起り得る。

今日迄に同時スイッチングの現象を減少する唯一の良く
知られた方法は、データ転送速度という重要な因子を減
少するという犠牲をはらって制御された遅延過渡電流を
適切に使用することであった。

４バイト幅の双方向データ・バス１１はこの提案を実施
するために選択されたものであり、単方向バスもしくは
異なる幅のバスといった任意の構成が使用できる。

新しい半導体技術が生ずるにつれ、冗長装置、幅広いデ
ータ・バス）６４もしくは１２８ビツトが処理できるよ
うな）及び極めて高周波での動作を含む回路及び応用を
開発する連続的な努力がなされている。この結果、上述
の出力ドライバの同時スイッチングに関連する問題をな
くした２つの冗長装置より成る改良回路配列体に対する
明らかな必要性が依然存在する。

Ｃ０発明が解決しようとする問題点従って、本発明の主目的は相互に接続された冗長装置の
各々の同時スイッチングが減少し、速度の改良及びパッ
ケージングのコストの減少が得られる冗長装置の改良回
路配列体を与えることにある。

本発明の他の目的は、相互接続された冗長装置の処理装
置の動作可能セクションの選択が可能なシステムの良好
な全体的機能、高レベルの信頼性及び修復可能性が与え
られる冗長装置の改良回路配列体を与えることにある。

本発明のさらに他の目的は、性能低下動作によって一方
が故障した時に唯１つの動作可能装置が独立して処理を
続ける、冗長装置の改良回路配列体を与えることにある
。

Ｄ５問題点を解決するための手段本発明の最も一般的な原理に従えば、データ・バスに対
する冗長装置のドライビング効果がこれ等の装置の間で
分担される。データ転送のための複数の冗長装置を含む
改良回路配列体が与えられる。ドライビング効果は各装
置に対する同時スイッチの最大数である因数Ｎで除乍し
た値に等しくなるように平等に分配される。この結果、
データ・バス上のデータ転送速度が著しく改良される。

本発明の一般原理に従えば、Ｐビット・データ・バスが
与えられた主プロセッサ、Ｎ個の冗長装置を含む、冗長
装置の改良回路配列体が与えられる。

冗長装置の各々はＰビット・ワード即ちフレームを処理
する処理装置及び処理装置の出力と装置データ・バスの
線間に接続される受信回路を含む。

装置データ・バスは上記Ｐビットの主データ・バスと並
列に接続されている。主プロセッサによって制御される
ドライバ回路はＮ個の冗長装置のうちの少なくとも２個
に与えられ、Ｐビットの主データ・バス上のドライビン
グ効果をこれ等の装置間で分配して、装置の各々はＰビ
ット・ワードの一部だけを転送するが、Ｐビット・ワー
ド全体が上記Ｐビット・バス上に得られる。

換言すると、処理装置がＰビットのフレーム即ちワード
を処理する場合には、ワードは処理装置の特定のセクシ
ョンに対応する一連のビットの組即ちセグメントに分割
され、各装置は主プロセッサのデータ・バス上にＰ／Ｎ
ビットのそれ自身の組だけを放出する。たとえば、第１
の装置は１から１迄の第１のビットの組を、第２の装置
はＩ＋１からＪ迄の第２のビットの組を、放出するよう
にして、第Ｎの装置はに＋１からＰ迄の最後のビットの
組を放出する。しかしながら、任意の装置は任意のビッ
トの組を放出でき、要は各ビットの組が一度だけ放出さ
れ、全体としてＰビットのワードが放出されることだけ
が必要である。この結果各装置の同時スイッチングの最
大数はＮで割った値、即ちＰ／Ｎに等しくなる。

第１の好ましい実施例に従えば、上記駆動回路は処理装
置の特定のセクションに専用される少なくとも一部のド
ライバより成る。

他の好ましい実施例に従えば、上記ドライビング回路は
処理装置の任意のセクションに専用された１群のドライ
バ及びマルチプレクサより成り、処理装置の適当なセク
ションの内容を適切に方向付けて送出すようになってい
る。

しかしながら、最も普通の場合はハードウェアを２重に
する（Ｎ＝２）の場合である。

Ｅ、実施例Ｅｌ　本発明の複式回路配列体本発明の基本原理に従い、情報転送速度の増大を可能と
する、Ｎ個の冗長装置の改良回路配列体が与えられる。

データ・バス上のドライビング効果はこれ等の装置の間
で等しく分配されることが好ましい。この結果、各装置
光りの同時スイッチングの最大数はＮ個で割った値にな
る。

最も簡単な場合はハードウェアが２重にされる（Ｎ＝２
）場合であるから、この場合を説明の目的に使用する。

本発明は装置が欠陥のない場合、常に同じ動作を遂行す
るという事実にもとづいている。２つの装置の間でバス
のドライビングを分担することによって、同時スイッチ
ングの制約がなくなり、システムのコスト×パホーマン
ス積が改良される。

本発明の改良複式回路配列体を第１図の参照番号２ｏで
示す、配列体２０は基本的には、同じである装置２１及
び２２より成る。装置２１はＰビット・ワード即ち３６
ビツトもしくは４バイトに操作する処理装置２３．２つ
の送信／受信回路２４及び２５並びに２つの比較回路２
６及び２７を含む（これ等はオン・チップもしくはオフ
・チップのいずれでもよいが、外部スイッチングを制限
するためにオン・チップであることが好ましい。

処理装置２３は各Ｐ／２ビットの２つのセクションより
成るものと考える。ＭＳＢセクションはＭＳＢ（最上位
ビット群）を処理し、ＬＳＢセクションはＬＳＢ　（最
下位ビット群）を処理する。送信／受信回路２４及び２
５は夫々バス２８及び２９を介してＭＳＢ及びＬＳＢを
処理装置２３へ、もしくはこれからの転送を保証し、主
プロセッサ３０のバス３３及び３４と並列に接続されて
いるバス３１及び３２を介して主プロセッサ３０との双
方向転送を保証している。換言すると、装置２１の場合
、送信／受信回路２４が最上位ビット群（ＭＳＢ）を処
理し、送信／受信回路２５が最下位ビット群（ＬＳＢ）
を処理する。同じ事が装置２２にもあてはまる。

同じように装置２２は４バイトに操作する処理装置３５
．２つの送信／受信回路３６及び３７並びに２つの比較
回路３８及び３９を含む。

送信／受信回路３６及び３７は夫々バス４０及び４１を
介して処理装置３５へのＭＳＢ及びＬＳＢの転送を保証
し、主プロセッサ３ｏのバス３３及び３４と並列に接続
されているバス４２及び４３を介して主プロセッサ３０
との双方向転送を保証する。バス３３及び３４は主プロ
セッサ３０のデータ・バス４４を構成している。

比較回路２７は処理装置２３によって発生され、バス２
９Ａ上に得られるＬＳＢを、処理装置３５によって処理
され、送信／受信回路２５の出力にバス２９Ｂを介して
得られるＬＳＢと比較する。

比較回路２６は装置２１が適切に機能しているかぎり実
際の用途はない。同じように、比較回路３８は処理装置
３５によって発生され、バス４０Ａ上に得られるＭＳＢ
を、処理装置２３によって処理され、バス４０Ｂ上の送
信／受信回路３６の出力に得られるＭＳＢと比較する。

すべての比較回路の出力はノード４５でＡＮＤドツトさ
れ、主プロセッサ３０のため線４６上にＣＨＫＯＵＴビ
ットを与える。比較回路３９は比較回路２６と同じよう
にこの特定の構成では用途がないが、他の用途に使用で
きる。送信／受信回路は主プロセッサ３０の制御によっ
て、制御線５ＲＩ１．５Ｒ１２゜５Ｒ２１及び５Ｒ２２
を介して２つのモード、即ち受信もしくは送信モードの
うちの一方で動作する。必要ならば、主プロセッサはパ
リティ・ビット発生器（図示されず）からのパリティ・
ビットを受取ることもできる。バス３１及び３２は装置
２１のデータ・バス４７を構成し、バス４２及び４３は
装置２２のデータ・バス４８を構成する。

従って、第１図は本発明の概念が第２図に関して上述さ
れた一般に知られた複式回路配列体に適用される方法を
明確に示す。各装置について、第２図の原送信／受信及
び比較回路はＭＳＢ及びＬＳＢセクションとして識別さ
れた処理装置の２つのセクションに対応する２つの部分
に分割されている。送信／受信制御線は２重にされ、Ｓ
ＲＩ　１．５ＲＩ２．５Ｒ２１及び５Ｒ２２を介して両
装置のＭＳＢ及びＬＳＢについて別個の制御が可能にな
る。装＠２１及び２２の両方は各々処理装置の定まった
セクションに対応する２つの同一な半分より成る。第１
図の改良複式回路配列体は次のように動作する。

（ａ）主プロセッサ３０が装置２１の送信／受信回路２
４及び２５並びに装置２２の送信／受信回路３６及び３
７を受信モードにセットし、これ等に処理すべきデータ
を送る。

（ｂ）処理装置２３及び３５がデータ（たとえば４バイ
ト・ワード）を処理する。

（Ｃ）主プロセッサ３０は装置２１の送信／受信回路２
４及び装置２２の送信／受信回路３７を送信モードにセ
ットし、逆に装置２１の送信／受信回路２５及び装置２
２の送信／受信回路３６を受信モードをセットする。こ
の段階で受信モードにセットされる時は、送信／受信回
路は又比較機能も可能にするので、このモードは受信／
比較モードと呼ばれる。この段階中、装置２１はＭＳＢ
を主プロセッサ３ｏ及び装置２２に送り、それ自身のＬ
ＳＢと装Ｗ２２から受取ったＬＳＢを比較する。

同じように、装置２２はＬＳＢを主プロセッサ３０及び
装置２１に送り、それ自身のＭＳＢと装置２１から受取
ったＭＳＢとを比較する９この特定の動作は、各装置が
それ自身のビットの組（たとえば装置２１の場合はＭＳ
Ｂを装Ｗ２２の場合はＬＳＢ）を主プロセッサに送り、
各装置２１及び２２の半分が異なるモードで動作する転
送段階が特徴である。装置２１の場合は、第１の半分（
ＭＳＢを処理する）は送信モードにあり、他の半分（Ｌ
　Ｓ　Ｂを処理する）は受信／比較モードにある。装置
２２の場合は、第１の半分は受信／比較モードにあり、
他の半分は送信モードにある。これ等の基本的な連続し
たビットの組のすべては再びアセンブルされて、データ
・バス（たとえば４４）上にＰビットの完全な組を形成
する。

本発明の第１の態様に従えば、同時スイッチングの最大
数の著しい減少が得られる。この数は装置２１もしくは
装置２２の場合はＰ／２に等しく、現在の実施例では１
８である。これに対して第２図に示した例の装置２の場
合は３６である。２つの装置にドライビングを等しく分
担させたことによってこの減少が得られることは明らか
である。

より良い信頼性と修復可能性を与える本発明の他の態様
に従えば、主プロセッサには、以下詳細に説明するよう
に、一方の装置の一方のセクションが故障した時に、他
方の装置の良好なセクションを適切に選択して、機能的
に動作する装置を仮に再構成する機会が与えられる。

２つの比較回路２７及び３８の任意の１つによって不一
致が検出されると、故障信号が線４６上のノード４５を
介して主プロセッサ３０に送られる。主プロセッサ３０
は進行中のタスクを停止して、診断ルーチンを開始し、
２つの処理装置２３及び３５のうちのどちらが故障した
かを識別し、次にそのうちのどのセクション（ＭＳＢも
しくはＬＳＢ）が故障したかを識別する。次に、修復動
作を行って、診断結果に従ってタスクを再構成する。

もし処理装置の１つのセクションのみが故障した場合に
は、装置の故障した半分がディスエーブルされる。対応
する出力ドライバが高インピーダンス状態にセットされ
、対応する比較回路は禁止され、その出力を高インピー
ダンス状態に強制し、ＣＨＫＯＵＴビットが無効になる
のを防止する。

この故障した半分は受信モードの特殊な変形モード、所
謂高インピーダンス・モードにあり、受信／比較モード
と区別される。他の半分は送信モードにセットされる。

追加のビットの組は他の装置によって主プロセッサに与
えられる。処理は同じデータ速度において継続でき、チ
ェックは同じデータ速度で続けられるが、ビットの半分
についてのチェツキングが失なわれる。

もし装置の処理装置の両方のセクションが故障すると、
該装置は送信／受信回路のすべてのドライバを高インピ
ーダンス状態に強制し、望まれるならば比較回路を禁止
することによって完全にディスエーブルされる。処理は
他方の装置によって減速状態で且チェックが全く行われ
ない状態で続けられる。装置は高インピーダンス・モー
ドで動作すると呼ぶことができる。このモードでは、主
プロセッサはＣＨＫＯＵＴビットをチェックすることは
できない。それはＣＨＫＯＵＴビットが永久的に無効で
あるからである。システムは現在所謂性能低下動作で動
作している。速度を減少しなければならないのは、上述
の同時スイッチングの制約のためである。速度の減少は
従来一般に知られているように、ＭＳＢの送信指令をＬ
ＳＢに関してずらすこと、もしくは単一のクロック信号
から出発して、装置の内部に２つのゲート信号を発生す
ることによって行われる。たとえば、パルス位置シフト
は単なるサイクル時間でよく、従ってデータ速度は１／
２になるか、もしくは使用する技術の配線規則によって
課せられる最小値に調節できる。後者の場合はパホーマ
ンスの損失は最小になるが、クロッキング回路がさらに
複雑になる。

第１表は処理装置（ＰＥ）のどのセクションに故障が存
在するかに依存して、転送段階中の装置の半分の異なる
動作モードおける、主プロセッサ３０によって装置２１
及び２２に割当てられるタスクを示す。

第１表モード）注二Ｆ＝故障Ｇ＝良好Ｓ＝送信モードＲ／Ｃ＝受信／比較モードＨＩ＝高インピーダンス・モード（１）転送段階中は、動作可能な半分（たとえば送信モ
ードにある装置２１の半分）の対応する比較回路（たと
えば２６）は転送されるビットの妥当性をチェックする
（送信モードでも送信器は依然動作可能である）。しか
しながら、第１図及び第１表から明らかなように、装置
２１及び２２の設計は、システムの性能に制約があって
よい場合、成る点に関して簡単にできる（成る場合、こ
のような制約はシステムの設計者にとって受入れること
はできない）。このような特定の実施例では、装置２１
はバス３１を介してデータを送るだけであり、装置２２
はバス４３を介してデータを主プロセッサに送るだけで
ある。各装置は２バイト（Ｐ／２ビット）分だけの比較
回路を必要する。

比較回路２６及び３９は望まれるならば除去できる。さ
らに送信／受信回路の半分は転送段階中の受信／比較モ
ードだけで動作する。この結果、ドライバ及び受信器ユ
ニットより成る比較的複雑な送信／受信回路は単に標準
の受信器によって置換えることができる。従って、装置
２１及び２２のためのシリコンの面積が著しく節約され
る。ドライバは空間をかなり占めることはよく知られた
事実であり、総数Ｐ個のドライバを２つの同じ装置間で
平等に分担して節約することは非常に有利である。さら
に、この特定の実施例に従って、比較回路２６及び３９
を具体化するのに必要な組合せ論理回路も節約できる。

しかしながらこの節約は装置２１及び２２の動作可能セ
クションを選択する能力をなくすという犠牲のもとに行
われるものであり、望ましいことではない。

しかしながら、同じ結果は上述のようにシステムの能力
を犠牲にすることなく、余分のマルチプレクサを加える
という最小のコストで達成できる。

事実、２方向マルチプレクサは非常に小さな回路である
。新らしい実施例を第３図に示す。

Ｅ２　代替実施例第３図に示された複式回路配列体５０は基本的には再び
同じであると仮定される装置５１及び５２より成る。装
置５１は、たとえばＰビット・ワード（たとえば４バイ
ト）に操作を加える処理装置５３．１つの送信／受信回
路５４．１つの受信回路５５．１つの比較回路５６及び
最後にマルチプレクサ５７を含む。処理装置５３は前の
実施例と同じように、各Ｐ／２ビットの２つのセクショ
ンより成る。ＭＳＢセクションはＭＳＢ　（最上位ビッ
ト群）を処理し、ＬＳＢセクションはＬＳＢ（最下位ビ
ット群）を処理する。送信／受信回路５４はバス５８及
びバス５９もしくは６０を介してＭＳＢもしくはＬＳＢ
の処理装置５２への、もしくはこれからの双方向転送を
保証する。他方送信／受信回路５４は主プロセッサ６１
のバス６３に並列に接続されたバス６２を介して主プロ
セッサ６１との双方向転送を保証する。以下明らかにさ
れるように、バス６３はＭＳＢもしくはＬＳＢのいずれ
かを転送する。送信／受信回路５４によってＭＳＢもし
くはＬＳＢのどちらかを送るかの選択は制御線Ｍ１によ
って主プロセッサ６１の制御の下にあるマルチプレクサ
５７によってなされる。送信／受信回路５４は制御線Ｓ
ＲＩ　３を介して主プロセッサ６１の制御の下に、送信
モートモしくは受信モードのどれかで動作する。受信モ
ードで動作するのは、ドライバが高インピーダンス状態
にセットされた時である。

受信回路５５はデータ・バス６４及び６５からデータ（
ＭＳＢもしくはＬＳＢ）を受取り、これ等を先づバス６
６Ａ、次にマルチプレクサ５７の動作に依存してバス５
９もしくはバス６０を介して処理装置５３に転送する。

比較回路５６は処理装置５３によって内部バス６６Ｂ上
に発生されたデータ（ＭＳＢもしくはＬＳＢ）を、装置
５２の処理装置６８によって発生され、バス６６Ａ上に
得られた対応するデータとを比較する。バス６２及び６
５が装置５１のデータ・バス６７を構成する。

装置５２は構造的に装置５１と同じである。装置５２は
処理装置６８，１つの送信／受信回路６９．１つの送信
回路７０．１つの比較回路７１及び最後にマルチプレク
サ７２を含む。送信／受信回路６９はバス７３及びバス
７４もしくは７５を介してＭ　Ｓ　ＢもしくはＬＳＢの
処理装置６８へのもしくはこれからの双方向転送を保証
する。他方送信／受信回路６９は主プロセッサ６１のバ
ス６４と並列に接続したバス７６を介して主プロセッサ
６１との双方向転送を保証する。送信／受信回路６９に
よって送られるべきＭＳＢもしくはＬＳＢ間の選択は制
御線Ｍ２を介して主マイクロプロセッサ６１の制御の下
にマルチプレクサ７２によってなされる。送信／受信回
路６９は制御線５Ｒ２３により主プロセッサ６１の制御
の下に送信モードもしくは受信モードのいずれかで動作
する。

受信回路７ｏはデータ（ＭＳＢもしくはＬＳＢ）をデー
タ・バス６３及び７７がら受取り、これ等を処理装置６
８に先づバス７８Ａを介し、次にマルチプレクサ７２の
動作に依存して、バス７４もしくは７５を介して処理装
置６８に転送する。

比較回路７１は処理装置６８によって内部バス７８Ｂ上
に発生されたデータ（ＭＳＢもしくはＬＳＢ）を、装置
５１の処理装置５３によって発生され、バス７８Ａ上に
利用可能になる対応するデータと比較する。バス７６及
び７７は装置５２のバス７９を構成する。比較回路５６
及び７１の出力はノード８０においてＡＮＤドツトされ
、主プロセッサ６１のための線８１上にＣＨＫＯＵＴビ
ットを与える。

装置５１及び５２の夫々の半分はもはや対称的ではない
。

主プロセッサ６１中にも、マルチプレクサ８２が存在す
る。データ・バス６３及び６４は主プロセッサのデータ
・バス８３を構成する。

第３図から、制御されるドライバ／受信器ユニットの数
及び比較回路の数は第１図に示した配列体と比較してマ
ルチプレクサ回路及び簡単な標準の受信器を追加すると
いう最小のコストで半分になっていることが明らかであ
ろう。マルチプレクサ５７及び７２は処理装置５３及び
６８のＭ　Ｓ　Ｂ及びＬＳＢ呂力を適切な送信／受信回
路に向けて、第３図の回路配列体が顕著な柔転性のある
能力を持つようにするものである。同じ型のマルチプレ
クサ８２が主プロセッサ６１中で使用されて、バス線６
３及び６４を適切なプロセッサ線にスイッチする。

第３図の複式回路配列体の正常時の動作は次の通りであ
る。

主プロセッサ６１は夫々装置５１及び装置５２の送信／
受信回路５４及び６９を５Ｒ１３及び５Ｒ２３を介して
受信モードにセットする。さらに、主プロセッサ６１は
Ｍｌ及びＭ２を介して適切なマルチプレクサ位置を選択
して（１）装置５１の受信／送信回路５４の受信器の出
力を処理装置５３のＭＳＢセクションに、装置５２の送
信／受信回路６９の出力を処理装置６８のＬＳＢセクシ
ョンに接続し、（２）受信回路５５及び７０の受信器の
出力を処理装置５３のＬＳＢセクションに及び処理装置
６８のＭ　Ｓ　Ｂセクションに接続する。

従って、すべてのデータ・ビットが主プロセッサ６１か
ら装置５１が及び装置５２に送られる。

（ｂ）装置５１及び５２の処理装置５３及び６８がデー
タを処理する。

（ｃ）主プロセッサは装置５１及び、装置５２の送信／
受信回路５４及び６９を送信モードにセットし、マルチ
プレクサの位置は段階（ａ）と同じ状態に保持する。装
置５１及び装置５２は処理されたＭＳＢ及びＬＳＢを夫
々送信モードで動作している送信／受信回路５４及び６
９を介して主プロセッサ６１に送る。他方、装置５１及
び装置５２は受信モードで動作している受信回路５５及
び７０から夫々ＬＳＢ及びＭＳＢを受取る。ＬＳＢは比
較回路５６で比較され、他方ＭＳＢは比較回路７１で比
較される。この段階中も受信回路５５及び７ｏが比較動
作を可能とするので、このモードは受信／比較モードと
呼ばれる。

後者の段階が、システムの転送段階を構成する。

不一致の検出があると、主プロセッサ６１に送られ、主
プロセッサ６１は進行中のタスクを停止し１診断ルーチ
ンを開始し、２つの処理装置のどの１つが故障したかを
検出し、処理装置のどの部分即ちセクション（ＭＳＢも
しくはＬＳＢ）が関与しているかを検出する。次に修復
動作を行って診断の結果に従ってタスクを再構成する。

処理装置の唯１つのセクションに故障があることが見出
されると、このセクションはマルチプレクサ・マトリッ
クスを介して（もし前もって接続されている場合には）
、送信／受信回路から遮断され、他の生方で置換される
。他の装置のマルチプレクサは適切に動作して残りのビ
ットを送信／受信回路にスイッチする。処理は同じ速度
で続けられるが、修復される迄は欠陥のある装置につい
てチェックを行うことなく続けられる。

装置（たとえば５１）が両方のセクションに欠陥がある
場合には、完全にディスエーブルされる。

即ち送信／受信回路（たとえば５４）のドライバを高イ
ンピーダンス状態にセットし、故障した装置の比較回路
（たとえば５６）を禁止することによって送信／受信回
路（たとえば５４）を高インピーダンス・モードに置く
。システムは所謂性能低下動作で動作する。処理は修理
される迄はチェックされることなく、減速した状態で他
の装置で続けられる。即ちＭＳＢ及びＬＳＢは線Ｍ１も
しくはＭ２を介して主プロセッサの制御の下にマルチプ
レクサ・マトリックスによって送信／受信回路に交互に
スイッチされる。送信回路はＬＳＢセクション及びＭＳ
Ｂセクションがシフトされたクロック・パルスによって
送信／受信回路に順次接続されることを示す所謂Ｓ順次
Ｓ　（Ｓ　ｓｅｑ　Ｓ　）モードで動作する。適切なマ
ルチプレクサ位置は主プロセッサにおいても行われる。

それはバス８３の半分だけがデータ転送に使用されるか
らである。

第２表は故障が存在する処理装置（ＰＥ）のセクション
に依存し、転送段階中の送（！／受信回路の動作モード
を通じて、主プロセッサ６１によって装置５１及び５２
に割当てられるタスクを示す。

第２表Ｇ＝良好Ｓ＝送信モードＲ／Ｃ＝受信／比較モードＳ順次Ｓ＝セクション順次モードＨＩ＝高インピーダンス・モード第３図及び第２表に関する説明から明らかなように、転
送状態中の同時スイッチの最大数は２つの装置５１及び
５２のどれについてもＰ／２である。

さらに−膜化すると、この方法はＮが２よりも大きいた
とえば３の、多数決投票回路配列体の代表的な実施例で
はさらに効率的になる。同時スイッチングの数はより減
少され、故障装置の検出はより簡単に、より高速化され
る。

Ｆ１発明の効果本発明に従い、相互に接続された冗長装置の各々の同時
スイッチングが減少し、速度の改善及びパッケージング
のコストの減少な得られる冗長装置の改良回路配列体が
与えられる。

【図面の簡単な説明】

第１図は本発明に従う複式回路配列体の図である。第２
図は従来技術の複式回路配列体の図である。第３図は本
発明の他の実施例に係る複式回路配列体の図である。２０・・・・複式回路配列体、２１．２２・・・・装置
、２３．３５・・・・処理装置、２４．２５．３６．３
７・・・・送信／受信回路、２６．４６．３８．３９・
・・・比較回路、３０・・・・主プロセッサ。出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims

【特許請求の範囲】Ｐビットの主データ・バスが与えられた主プロセッサ、
各々Ｐビット・ワードを処理する処理装置、比較回路及
び上記処理装置の入力と装置データ・バスの線の間に接
続された受信回路を有し、上記装置データ・バスは上記
Ｐビットの主データバスに並列に接続されているＮ個の
冗長装置を含む冗長装置の回路配列体において、少なくとも２つの上記冗長装置には処理装置の出力と装
置データ・バスの線間に接続され、Ｐビットの主データ
・バス上の駆動を分担する駆動手段が与えられていて、
各冗長装置は、上記処理装置の定まったセクションの内
容に対応するビットの組より成る、上記Ｐビット・ワー
ドの１部だけを転送し、全Ｐビット・ワードが上記Ｐビ
ットの主データ・バス上に完全に得られて、上記少なく
とも２つの装置によって供給されるビットの組が再アセ
ンブルされることを特徴とする複式回路配列体。