JPH0191400A - 半導体メモリ検査方式 - Google Patents
半導体メモリ検査方式Info
- Publication number
- JPH0191400A JPH0191400A JP62249455A JP24945587A JPH0191400A JP H0191400 A JPH0191400 A JP H0191400A JP 62249455 A JP62249455 A JP 62249455A JP 24945587 A JP24945587 A JP 24945587A JP H0191400 A JPH0191400 A JP H0191400A
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- JP
- Japan
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- data
- circuit
- memory cell
- test
- semiconductor memory
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- 238000012360 testing method Methods 0.000 claims abstract description 43
- 238000006243 chemical reaction Methods 0.000 claims abstract description 25
- 230000006870 function Effects 0.000 claims abstract description 14
- 230000004044 response Effects 0.000 claims 1
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- 238000010276 construction Methods 0.000 description 2
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- 230000010354 integration Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリの検査方式に関する。
メモリが大容量になるほど、チップのテスト時間の増加
はコスト上の大きな問題になってくる。
はコスト上の大きな問題になってくる。
一般にテストは、集積度が４倍になれば簡単なテストパ
ターンによるもので４倍の時間ががかり、複雑など、ト
間の干渉パターンなどによるものでは１６倍もの時間が
かかって原価に占めるテストのためのコストは飛躍的に
大きくなる。そこで最近の大写ｉＤ几ＡＭ（１Ｍ〜４Ｍ
ビット）ではチ。
ターンによるもので４倍の時間ががかり、複雑など、ト
間の干渉パターンなどによるものでは１６倍もの時間が
かかって原価に占めるテストのためのコストは飛躍的に
大きくなる。そこで最近の大写ｉＤ几ＡＭ（１Ｍ〜４Ｍ
ビット）ではチ。
プ内を並列にテストする方式が普及し始めている。
このような並列テスト（例えば４ビット並列テスト）で
は、メモリの内部を４プロ、りに分割し、同一のデータ
を用いて、それ・ぞれのメモリプロ。
は、メモリの内部を４プロ、りに分割し、同一のデータ
を用いて、それ・ぞれのメモリプロ。
りのテストを行っている。そして、各ブロックから読み
出された４ビツトの内容が”１″でも・０”でも全て一
致していれば出力を”１ｍとし、逆に４と、ト中１ビッ
トでも異なった内容があれば出力を“０”とする。この
ような方法が従来から取られていて、日経エレクトロニ
クス １９８７年４月６日（ｎｏ、４１８）号、１４９
〜１６３頁にも紹介されている。
出された４ビツトの内容が”１″でも・０”でも全て一
致していれば出力を”１ｍとし、逆に４と、ト中１ビッ
トでも異なった内容があれば出力を“０”とする。この
ような方法が従来から取られていて、日経エレクトロニ
クス １９８７年４月６日（ｎｏ、４１８）号、１４９
〜１６３頁にも紹介されている。
以上述べたような従来の半導体メモリ検査方式でハ、全
ビットの内容の一致不一致のみを見ているため、全ビッ
トが１１”か＠０”かに固定してしまうような不良は発
見できないという欠点をもっている。また、全ビットの
内容が同一であるので、ビット間の力、プリングによる
相互干渉の影響を検査できないという欠点をもっている
。
ビットの内容の一致不一致のみを見ているため、全ビッ
トが１１”か＠０”かに固定してしまうような不良は発
見できないという欠点をもっている。また、全ビットの
内容が同一であるので、ビット間の力、プリングによる
相互干渉の影響を検査できないという欠点をもっている
。
本発明の目的は上記欠点を解決し、複数のメモリセルブ
ロックに異なるデータを入力することにより、各ブロッ
クの出力がすべて同一値に固定するような不良やビット
間干渉による検査漏れを排除した半導体メモリ検査方式
を提供することにある。
ロックに異なるデータを入力することにより、各ブロッ
クの出力がすべて同一値に固定するような不良やビット
間干渉による検査漏れを排除した半導体メモリ検査方式
を提供することにある。
本発明の半導体メモリ検査方式は、複数のメモリセルブ
ロックのそれぞれのメモリセルブロックに書込むべきテ
ストデータを発生するテストデータ発生手段と、前記メ
モリセルブロックのそれぞれから読出されたデータを変
換するデータ変換手段と、このデータ変換手段により変
換されたデータを比較する比較手段とからなる半導体メ
モリ横歪方式において、前記テストデータ発生手段は回
路機能切換え信号により決定されるテストデータを前記
メモリセルブロックに与え、前記データ変換手段は前記
回路機能切換え信号を受けて前記テストデータ発生手段
により得られたデータをその変換前のデータに戻す変換
を行い、前記比較手段は前記データ、変換手段から得ら
れたデータを比較しそれらの一致を検出することにより
構成される。
ロックのそれぞれのメモリセルブロックに書込むべきテ
ストデータを発生するテストデータ発生手段と、前記メ
モリセルブロックのそれぞれから読出されたデータを変
換するデータ変換手段と、このデータ変換手段により変
換されたデータを比較する比較手段とからなる半導体メ
モリ横歪方式において、前記テストデータ発生手段は回
路機能切換え信号により決定されるテストデータを前記
メモリセルブロックに与え、前記データ変換手段は前記
回路機能切換え信号を受けて前記テストデータ発生手段
により得られたデータをその変換前のデータに戻す変換
を行い、前記比較手段は前記データ、変換手段から得ら
れたデータを比較しそれらの一致を検出することにより
構成される。
以上の構成により、本発明の半導体メモリ検査方式は、
半導体メモリ全体を複数のメモリセルブロックに分割し
、それぞれを異なったデータを用いて並列テストするこ
とで、各ブロックの出力がすべて同一値に固定するよう
な不良やと、ト間干渉の影響を考慮したテストが可能と
なる。
半導体メモリ全体を複数のメモリセルブロックに分割し
、それぞれを異なったデータを用いて並列テストするこ
とで、各ブロックの出力がすべて同一値に固定するよう
な不良やと、ト間干渉の影響を考慮したテストが可能と
なる。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例の半導体メモリ検査方式のブ
ロック図である。ただし、ここではメモリセルブロック
が６つ（６分割）の場合を示している。第１図において
、ＤＣｌ、ＤＣ２はデータ変換回路、Ｍｉ（ｉ＝１〜６
）は分割された６つのメモリセルブロック、Ｘｌ（ｉ−
＝ｌ〜６）は回路機能切換え信号ｆでその変換関数が決
定されるデータ変換素子、ＣＨは信号−数構出回路をそ
れぞれ示す。
ロック図である。ただし、ここではメモリセルブロック
が６つ（６分割）の場合を示している。第１図において
、ＤＣｌ、ＤＣ２はデータ変換回路、Ｍｉ（ｉ＝１〜６
）は分割された６つのメモリセルブロック、Ｘｌ（ｉ−
＝ｌ〜６）は回路機能切換え信号ｆでその変換関数が決
定されるデータ変換素子、ＣＨは信号−数構出回路をそ
れぞれ示す。
また、第２図は第１図における信号−数構出回路の一例
のブロック図で、ＡＮＤ回路とＯＲ１回路と排他的ＮＯ
Ｒ回路とで構成した場合を示している。
のブロック図で、ＡＮＤ回路とＯＲ１回路と排他的ＮＯ
Ｒ回路とで構成した場合を示している。
以上の構成において、テストモードに入るとテストデー
タａがデータ変換回路ＤＣＩＫラッチされ、回路機能切
換え信号ｆで決定されるテストデータｂｉ（ｉ＝１〜６
）がこのデータ変換回路ＤＣ１によりつくられる。即ち
この実施例ではデータ変換回路ＤＣＩがテストデータ発
生回路となっている。そして、このテストデータｂｉ（
ｉ＝１〜６）が６つのメモリセルブロックＭｉ（ｉ＝１
〜６）にそれぞれ書込まれる。その後、メモリセルの良
否を調べるために、ブロックＭｉ （ｉ：１〜６）から
読出されたデータｃｉ（ｉ＝１〜６）はデータ変換回路
ＤＣ２によりデータｄ ｉ （ｉ＝１〜６）に変換され
た後、信号−数構出回路ＣＨでチエ、りされ、その結果
が出力信号ｅとして得られる。このとき、データ変換回
路ＤＣ２のデータ変換機能はデータ変換回路ＤＣＩと同
様に回路機能切換え信号ｆで変えられる。
タａがデータ変換回路ＤＣＩＫラッチされ、回路機能切
換え信号ｆで決定されるテストデータｂｉ（ｉ＝１〜６
）がこのデータ変換回路ＤＣ１によりつくられる。即ち
この実施例ではデータ変換回路ＤＣＩがテストデータ発
生回路となっている。そして、このテストデータｂｉ（
ｉ＝１〜６）が６つのメモリセルブロックＭｉ（ｉ＝１
〜６）にそれぞれ書込まれる。その後、メモリセルの良
否を調べるために、ブロックＭｉ （ｉ：１〜６）から
読出されたデータｃｉ（ｉ＝１〜６）はデータ変換回路
ＤＣ２によりデータｄ ｉ （ｉ＝１〜６）に変換され
た後、信号−数構出回路ＣＨでチエ、りされ、その結果
が出力信号ｅとして得られる。このとき、データ変換回
路ＤＣ２のデータ変換機能はデータ変換回路ＤＣＩと同
様に回路機能切換え信号ｆで変えられる。
ここで、データ変換回路ＤＣ１，ＤＣ２を構成するデー
タ変換素子Ｘ１（ｉ＝１〜６）のうちＸｌ。
タ変換素子Ｘ１（ｉ＝１〜６）のうちＸｌ。
Ｘ６をインバータとするような回路機能切換え信号ｆが
入力された場合を考えると、 ｔ）ｌ＝ｂ５＝＝３ ｂ ｉ＝ａ （ｉ＝２〜５ ） となシ、これらのデータによってメモリセルブロックＭ
ｉ（ｉ＝１〜６）がテストされることになる。そして、
これらのブロックＭｉ（ｉ＝１〜６）から読出されたデ
ータｃｉ（ｉ＝１〜６）はデータ変換回路ＤＣ２により
、 ｄｌ＝ｃｌ ｄ６＝ｃ６ ｄ ｉ＝ｃ ｉ （ｉ＝２〜５ ） に変換される。従って、メモリセルブロックＭｉ（ｉ＝
１〜６）からのデータ読出しにエラーがなければ、 ｃ ｉ＝ｂ ｉ （ｉ＝１〜６ ） 、、ｄｉ＝ａ （ｉ＝１〜６） すなわち、信号一致検出回路ＣＨの出力はｅ＝“１”で
メモリセルを良と判定する。逆に、どこかのブロックに
エラーがあると上述したデータの関係が崩れるので、ｅ
＝“０”でメモリセルを不良と判定する。
入力された場合を考えると、 ｔ）ｌ＝ｂ５＝＝３ ｂ ｉ＝ａ （ｉ＝２〜５ ） となシ、これらのデータによってメモリセルブロックＭ
ｉ（ｉ＝１〜６）がテストされることになる。そして、
これらのブロックＭｉ（ｉ＝１〜６）から読出されたデ
ータｃｉ（ｉ＝１〜６）はデータ変換回路ＤＣ２により
、 ｄｌ＝ｃｌ ｄ６＝ｃ６ ｄ ｉ＝ｃ ｉ （ｉ＝２〜５ ） に変換される。従って、メモリセルブロックＭｉ（ｉ＝
１〜６）からのデータ読出しにエラーがなければ、 ｃ ｉ＝ｂ ｉ （ｉ＝１〜６ ） 、、ｄｉ＝ａ （ｉ＝１〜６） すなわち、信号一致検出回路ＣＨの出力はｅ＝“１”で
メモリセルを良と判定する。逆に、どこかのブロックに
エラーがあると上述したデータの関係が崩れるので、ｅ
＝“０”でメモリセルを不良と判定する。
以上のように、本実施例では半導体メモリ全体を複数の
メモリセルブロックに分割し、それらのうちの幾つかの
プロ、りに異なったデータを用いて並列テストすること
で、各ブロックの出力がすべて同一値に固定するような
不良やビット間干渉の影響を考慮したテストが可能であ
る。また、回路機能を信号で切換えられるため、いろい
ろなテストビットの組み合わせが可能であり、より効率
的なテストができる。
メモリセルブロックに分割し、それらのうちの幾つかの
プロ、りに異なったデータを用いて並列テストすること
で、各ブロックの出力がすべて同一値に固定するような
不良やビット間干渉の影響を考慮したテストが可能であ
る。また、回路機能を信号で切換えられるため、いろい
ろなテストビットの組み合わせが可能であり、より効率
的なテストができる。
以上説明したように本発明の半導体メモリ検査方式は、
各ブロックの出力ρ；丁べて四−値に固定するような不
良やと、ト間干渉の影響を考慮したメモリセルの並列テ
ストを可能にするという効果がある。また、このために
テスト効率が良くな９、テストコストを低くできるとい
う効果もめる。
各ブロックの出力ρ；丁べて四−値に固定するような不
良やと、ト間干渉の影響を考慮したメモリセルの並列テ
ストを可能にするという効果がある。また、このために
テスト効率が良くな９、テストコストを低くできるとい
う効果もめる。
第１図は本発明の一実施例を示す半導体メモリ横歪方式
のプロ、り図、第２図は第１図の信号−致検出回路の一
例を示すブロック図である。 ＤＣＩ、ＤＣ２・・・・・・データ変換回路、Ｍｉ（ｉ
＝１〜６）・・・・・・メモリセルブロック、Ｘｉ （
ｉ＝１〜６）・・・・・・データ変換素子、ＣＨ・・・
・・・信号一致検出回路、ｆ・・・・・・回路機能切換
え信号。 代理人 弁理士 内 原 晋
のプロ、り図、第２図は第１図の信号−致検出回路の一
例を示すブロック図である。 ＤＣＩ、ＤＣ２・・・・・・データ変換回路、Ｍｉ（ｉ
＝１〜６）・・・・・・メモリセルブロック、Ｘｉ （
ｉ＝１〜６）・・・・・・データ変換素子、ＣＨ・・・
・・・信号一致検出回路、ｆ・・・・・・回路機能切換
え信号。 代理人 弁理士 内 原 晋
Claims (1)
- 複数のメモリセルブロックのそれぞれのメモリセルブロ
ックに書込むべきテストデータを発生するテストデータ
発生手段と、前記メモリセルブロックのそれぞれから読
出されたデータを変換するデータ変換手段と、このデー
タ変換手段により変換されたデータを比較する比較手段
とからなる半導体メモリ検査方式において、前記テスト
データ発生手段は回路機能切換え信号により決定される
テストデータを前記メモリセルブロックに与え、前記デ
ータ変換手段は前記回路機能切換え信号を受けて前記テ
ストデータ発生手段により得られたデータをその変換前
のデータに戻す変換を行い、前記比較手段は前記データ
変換手段から得られたデータを比較しそれらの一致を検
出することを特徴とする半導体メモリ検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249455A JPH0748317B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体メモリ検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249455A JPH0748317B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体メモリ検査方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191400A true JPH0191400A (ja) | 1989-04-11 |
| JPH0748317B2 JPH0748317B2 (ja) | 1995-05-24 |
Family
ID=17193216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249455A Expired - Lifetime JPH0748317B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体メモリ検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748317B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137185A (ja) * | 1988-11-16 | 1990-05-25 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置およびそのテスト方法 |
| JPH0411400A (ja) * | 1990-04-27 | 1992-01-16 | Kawasaki Steel Corp | 半導体記憶装置 |
| JPH0574193A (ja) * | 1991-09-10 | 1993-03-26 | Nec Corp | 半導体記憶装置 |
| JPH0785699A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 半導体メモリ回路 |
-
1987
- 1987-10-01 JP JP62249455A patent/JPH0748317B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137185A (ja) * | 1988-11-16 | 1990-05-25 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置およびそのテスト方法 |
| JPH0411400A (ja) * | 1990-04-27 | 1992-01-16 | Kawasaki Steel Corp | 半導体記憶装置 |
| JPH0574193A (ja) * | 1991-09-10 | 1993-03-26 | Nec Corp | 半導体記憶装置 |
| JPH0785699A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 半導体メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748317B2 (ja) | 1995-05-24 |
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Legal Events
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