JPS5945695A - Icメモリ - Google Patents
IcメモリInfo
- Publication number
- JPS5945695A JPS5945695A JP57157217A JP15721782A JPS5945695A JP S5945695 A JPS5945695 A JP S5945695A JP 57157217 A JP57157217 A JP 57157217A JP 15721782 A JP15721782 A JP 15721782A JP S5945695 A JPS5945695 A JP S5945695A
- Authority
- JP
- Japan
- Prior art keywords
- control
- data
- storage means
- frequency
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は電気消去可能の読出し専用記憶回路(EEPR
OM)+こよるICメモリの改良に関する。
OM)+こよるICメモリの改良に関する。
(b) 技術の背分
従来より半導体技術の発達Gこ伴い多様のICメモリが
提供されている。読出し専用記憶回路/素子(ROM)
は一度記憶した内容を何回でも読出しが出来、月その間
にあって電源の供給を遮断しても記憶が失われない不揮
発性のメモリである。
提供されている。読出し専用記憶回路/素子(ROM)
は一度記憶した内容を何回でも読出しが出来、月その間
にあって電源の供給を遮断しても記憶が失われない不揮
発性のメモリである。
ROM1こも検数の移類が提供されており、例えば文字
のドノトデータのように一旦記憶すnば書替える必要の
ない用途に適用するものやシステムにおける初期化動作
のプログラムのようζこ書替えの頻度は少いが長い時間
間隔であっても書替え機能が必要な用途に適用するもの
が存在する。こ\では後者のためlこ提供される通常の
メモリ(こおける書込み読出し動作においてはROMと
して作動し、異なる′[に気伯号の操作によって配憶内
容を消去し、新たにデータを書込むことが可能なEEP
ROMに関するものである。
のドノトデータのように一旦記憶すnば書替える必要の
ない用途に適用するものやシステムにおける初期化動作
のプログラムのようζこ書替えの頻度は少いが長い時間
間隔であっても書替え機能が必要な用途に適用するもの
が存在する。こ\では後者のためlこ提供される通常の
メモリ(こおける書込み読出し動作においてはROMと
して作動し、異なる′[に気伯号の操作によって配憶内
容を消去し、新たにデータを書込むことが可能なEEP
ROMに関するものである。
(C) 従来技術と問題点
従来よりE E P ROM は有限の1可えば10
1〜1011回の1N込み寿命を有し、その限度Mv
l!iでメモリ動作が保iFさnている。従ってソステ
ムに組込んで利用するとき、該EEPROMの這込み寿
命(こ比較して、書込み頻度が極めて少く、1込み寿命
を意識する必要がないときには倍込み回砂は全く管理す
ること々く放置しても問題はない。しかじ省込み寿命(
こ比較して書込牟頻就が割合に多いとさは、E EPR
OMを曽込み回@管理するだめの回路を設けて計数し、
指足さJtだ限度に遅したときは以後に発生ずる確度が
高い除害を避いJるためEEPROMを交換する使用方
法が行われている。第1図に従来における書込回数管理
手段を備えたE E I) ROMのブロック図を示す
。図において1は第1制御部、2は第2制御部、3は第
1記憶部、4は第2記憶部、5はカウンタおよび6は比
較部である。第1制窮1部lはバスを経由して受信する
第1記憶部3への汎用データDATAIについてアドレ
スデータADD1、制+1(1信号C0NTlおよびW
Eを与えて書込み動作寸たは第1記憶部3の読取り動作
を制御する他、第1記憶部の書込回数を管理するためア
ドレスデータADD2、制御(i¥号C0NT2を与え
て1込回数の計数データDATA2を第1記憶部3の一
部領域に書込/読出すための制御を行う。第2制狙1部
2は第1制M部1よりのライトイネーブル悟号WEを受
信する都度カウンタ5の保持する旧計数データにCL
Kを送出してlを加′lFせしめて引数データDATA
2を第1制御部1へ送出さゼる。
1〜1011回の1N込み寿命を有し、その限度Mv
l!iでメモリ動作が保iFさnている。従ってソステ
ムに組込んで利用するとき、該EEPROMの這込み寿
命(こ比較して、書込み頻度が極めて少く、1込み寿命
を意識する必要がないときには倍込み回砂は全く管理す
ること々く放置しても問題はない。しかじ省込み寿命(
こ比較して書込牟頻就が割合に多いとさは、E EPR
OMを曽込み回@管理するだめの回路を設けて計数し、
指足さJtだ限度に遅したときは以後に発生ずる確度が
高い除害を避いJるためEEPROMを交換する使用方
法が行われている。第1図に従来における書込回数管理
手段を備えたE E I) ROMのブロック図を示す
。図において1は第1制御部、2は第2制御部、3は第
1記憶部、4は第2記憶部、5はカウンタおよび6は比
較部である。第1制窮1部lはバスを経由して受信する
第1記憶部3への汎用データDATAIについてアドレ
スデータADD1、制+1(1信号C0NTlおよびW
Eを与えて書込み動作寸たは第1記憶部3の読取り動作
を制御する他、第1記憶部の書込回数を管理するためア
ドレスデータADD2、制御(i¥号C0NT2を与え
て1込回数の計数データDATA2を第1記憶部3の一
部領域に書込/読出すための制御を行う。第2制狙1部
2は第1制M部1よりのライトイネーブル悟号WEを受
信する都度カウンタ5の保持する旧計数データにCL
Kを送出してlを加′lFせしめて引数データDATA
2を第1制御部1へ送出さゼる。
このよう(こ第1制イδV部1はDATAIおよびDA
TA21こついて第1記憶部3のそれぞn異なる領域−
\書込み且読出し制御を行う、第1記憶部3はEEPR
OMによって構成畜れ第1制御部1の制御に従って畳込
み読出しを行う記憶部である。
TA21こついて第1記憶部3のそれぞn異なる領域−
\書込み且読出し制御を行う、第1記憶部3はEEPR
OMによって構成畜れ第1制御部1の制御に従って畳込
み読出しを行う記憶部である。
第2Me坊部4は書込回数の管理値を言ピ憶する例えば
マスク型の胱出し専用記憶回路(ROM )により構成
される。勿論外部において適轟なA込み手段により予め
書込み処理を施したヒユーズ型のROMtたはEEPR
OMによって構成しても良い。
マスク型の胱出し専用記憶回路(ROM )により構成
される。勿論外部において適轟なA込み手段により予め
書込み処理を施したヒユーズ型のROMtたはEEPR
OMによって構成しても良い。
何fL+こしても例えば書込回数管理値103回のとき
は1111101000の10ビツトテータ、10’回
のときは11000011010100000の17ビ
ツトデータを固に的に保持する。
は1111101000の10ビツトテータ、10’回
のときは11000011010100000の17ビ
ツトデータを固に的に保持する。
前述の第2制御[2が電源投入時における初期状態設足
動作tこおいて第1記干、意i131こ記憶する旧計数
データをカウンタ51こセットし、その後41制御部l
より受信するWE信号毎(こカウンタ5をして1づつ加
算して得られる計数データDATA2をその都度第1制
御部lのADD2、C0NT2およびWEによって第1
記憶部3へ記憶する都度該DATA2は第1制御部1の
制御に従い比較部6へ送出される。一方第2制御部2の
制伊1信号C0NT3)こ従って比較部6は該]) A
T A 2と第2記憶部4より受信する管理値と比較
して出力端子(OUT)よりその判定結果例えはDAT
A2(管理値のときは高レベルを送出して書込み可とし
DATA22管理値のときは低レベルを送出して書込み
不可としてOを送出し該第1記憶部3が規定の書込回数
になったとして交換することを通報するよう番こしてい
た。このように従来は書込回数の計数データを管理値と
比較してEEPROMlこよる第1BC惰s3を管理す
るために種々の外部付加回路を設ける場合余分なスペー
スを必要とする他、計数データDATA2の管理値への
近隣状況を把握するためには汎用データDATAIと共
tこDATA2を送出せしめて点検する必要があった。
動作tこおいて第1記干、意i131こ記憶する旧計数
データをカウンタ51こセットし、その後41制御部l
より受信するWE信号毎(こカウンタ5をして1づつ加
算して得られる計数データDATA2をその都度第1制
御部lのADD2、C0NT2およびWEによって第1
記憶部3へ記憶する都度該DATA2は第1制御部1の
制御に従い比較部6へ送出される。一方第2制御部2の
制伊1信号C0NT3)こ従って比較部6は該]) A
T A 2と第2記憶部4より受信する管理値と比較
して出力端子(OUT)よりその判定結果例えはDAT
A2(管理値のときは高レベルを送出して書込み可とし
DATA22管理値のときは低レベルを送出して書込み
不可としてOを送出し該第1記憶部3が規定の書込回数
になったとして交換することを通報するよう番こしてい
た。このように従来は書込回数の計数データを管理値と
比較してEEPROMlこよる第1BC惰s3を管理す
るために種々の外部付加回路を設ける場合余分なスペー
スを必要とする他、計数データDATA2の管理値への
近隣状況を把握するためには汎用データDATAIと共
tこDATA2を送出せしめて点検する必要があった。
また図示省略したが必要(こよって別途選択手段を設け
てDATAIとDATA2を分離する必要がある等の欠
点を有していた。
てDATAIとDATA2を分離する必要がある等の欠
点を有していた。
(dl 発明の目的
本発明の目的(了、V込回数を処理するための回路と汎
用データを記憶するEEPROMを同一基板上に設けて
無駄な実装スペースを削除すると共に複数の管理値をF
j″′憶、且照合することfこより最終管理値への近接
状況を把握し易くする他、汎用データと計数データとを
別回路lこ分離して両データが同一端子に出力されるよ
うな事なく容易な管理手段を有するEEPROIVNこ
よるICメモリを提供しようとするものである。
用データを記憶するEEPROMを同一基板上に設けて
無駄な実装スペースを削除すると共に複数の管理値をF
j″′憶、且照合することfこより最終管理値への近接
状況を把握し易くする他、汎用データと計数データとを
別回路lこ分離して両データが同一端子に出力されるよ
うな事なく容易な管理手段を有するEEPROIVNこ
よるICメモリを提供しようとするものである。
(e) 発明の構成
この目的(J同−基板十に、汎用データを記憶する第1
の記憶手段、該第1記憶手段の書込回数を計数する手段
、該書込回数計数(こおはる襟斂の管理値をMF’憶す
る第2の記憶手段、訪計V手段による計数データを配憶
する第3のMF′憶手段、該第3記憶手段の計数データ
を第2記憶手段tこおける複数の管理値を比較する手段
を備えてなり、第1、第3記憶手段を電1気消去可能の
読出し専用1e憧回路、第2記憶手段を固定オたは電気
消去可能の読出し専用記憶回路により構成し、制御部は
第1記慎手段の吊込信号を受信する毎に計む手段をして
第3記憶手段における旧計数データlこ1を加算して計
Vデータを更新せしめ、実に引数データを比較手段に送
出して管理値と比較濾ゼてその判定結果を送出せしめる
ことを特徴とするICメモリを枦供することによって達
成することが出来る。
の記憶手段、該第1記憶手段の書込回数を計数する手段
、該書込回数計数(こおはる襟斂の管理値をMF’憶す
る第2の記憶手段、訪計V手段による計数データを配憶
する第3のMF′憶手段、該第3記憶手段の計数データ
を第2記憶手段tこおける複数の管理値を比較する手段
を備えてなり、第1、第3記憶手段を電1気消去可能の
読出し専用1e憧回路、第2記憶手段を固定オたは電気
消去可能の読出し専用記憶回路により構成し、制御部は
第1記慎手段の吊込信号を受信する毎に計む手段をして
第3記憶手段における旧計数データlこ1を加算して計
Vデータを更新せしめ、実に引数データを比較手段に送
出して管理値と比較濾ゼてその判定結果を送出せしめる
ことを特徴とするICメモリを枦供することによって達
成することが出来る。
(f) P、明の実施例
」Lノ、下水発明の一実施例について図面を参照しつ5
説明する。第2図は本発明の一実施例番こおける書込回
数管卯手段を備えたEEPROM 1こよるICメモリ
のブロック図を示す。図ζこおいてIaは第1制御部、
2aげ第2制御部、3は第1記憶部、4aは第2記憶部
、5はカウンタ、6aは比較部および7は第2記1f!
部である。尚lOは本発明の一実施例における同一基板
領域を示す。第1図と共辿の符号を有する第1記憶部3
とカウンタ5は従来のそれと同等であり共通の機能を有
する。旬し第1記伊部3は第1制御部1aより汎用デー
タDATA1の弓1゛倭励作制御のみを受け、計数デー
タDATA2のイ[1で!動作制御を受けないEEPR
OMEN成−こよるI) A、T A 1専用メモリと
して作動する。その他の第1 i1制御都1aS第2制
御部2a。
説明する。第2図は本発明の一実施例番こおける書込回
数管卯手段を備えたEEPROM 1こよるICメモリ
のブロック図を示す。図ζこおいてIaは第1制御部、
2aげ第2制御部、3は第1記憶部、4aは第2記憶部
、5はカウンタ、6aは比較部および7は第2記1f!
部である。尚lOは本発明の一実施例における同一基板
領域を示す。第1図と共辿の符号を有する第1記憶部3
とカウンタ5は従来のそれと同等であり共通の機能を有
する。旬し第1記伊部3は第1制御部1aより汎用デー
タDATA1の弓1゛倭励作制御のみを受け、計数デー
タDATA2のイ[1で!動作制御を受けないEEPR
OMEN成−こよるI) A、T A 1専用メモリと
して作動する。その他の第1 i1制御都1aS第2制
御部2a。
第2贅i1″俤部4aおよび比較部6aも基本動作とし
ては従来のサフィックスのないオ・1号を有する構成部
材の機能に類似の機能を備え部分的(こ異なる動作を行
う。
ては従来のサフィックスのないオ・1号を有する構成部
材の機能に類似の機能を備え部分的(こ異なる動作を行
う。
第1制御部1aはバスより受信するデータに従いアドレ
スデータA DD L制御信号C0NTlおよびライト
イネーブルWEIを第1記憶部3へ力え汎用データDA
TAIを書込み寸たADDIおよびC0NTlを与えて
Fl!川し動作を行う。
スデータA DD L制御信号C0NTlおよびライト
イネーブルWEIを第1記憶部3へ力え汎用データDA
TAIを書込み寸たADDIおよびC0NTlを与えて
Fl!川し動作を行う。
@2制御部2aは従来と同様知源投入に伴って初期状態
のl゛、゛定動作および計IHt’i制御り力作を行う
。
のl゛、゛定動作および計IHt’i制御り力作を行う
。
但し従来と異り旧計数データけTG EI) ROΔ・
1で構成する引数データ専用メモリ第3記倚部7より得
てカウンタ5にセットし、WEIを受信する毎tこフヮ
ックCLKをカウンタ5に送出して1づつ加p−計敬し
、計数データDATA2を第3記憶部7に送出させると
共に第2制りI音1; ? a Iばら11徂I伯ぢC
0NT2およびライトイネーブルWE2を第3記憶部7
に1y“出してDATA2を丈干、賃させると共にDA
TA2を比較部6aに送出させる。こ\て第3記憶都7
はEEPROMで前厄されそのアドレスは記憶内容が従
来と同じく例えば10sを示す10ビツトとかIO1′
を示す17ビツトのようlこ一連のビットデータであり
、特にアドレスデータを必要としない。第2百ピ憶都4
aも従来と同様イこ管理値をi1惰するマスク型ROM
1たけヒーーズ型ROMあるいはEEFROMで構成す
る。伊し従来と異なり接舷の管理値を記憶させる。例え
ば書込回σ最終菅」」値を10’回としてIJIIIO
loooと予報管3里値9XIQ”回としてl1100
00100を同一ビット数によりイ芳成且連AσC。
1で構成する引数データ専用メモリ第3記倚部7より得
てカウンタ5にセットし、WEIを受信する毎tこフヮ
ックCLKをカウンタ5に送出して1づつ加p−計敬し
、計数データDATA2を第3記憶部7に送出させると
共に第2制りI音1; ? a Iばら11徂I伯ぢC
0NT2およびライトイネーブルWE2を第3記憶部7
に1y“出してDATA2を丈干、賃させると共にDA
TA2を比較部6aに送出させる。こ\て第3記憶都7
はEEPROMで前厄されそのアドレスは記憶内容が従
来と同じく例えば10sを示す10ビツトとかIO1′
を示す17ビツトのようlこ一連のビットデータであり
、特にアドレスデータを必要としない。第2百ピ憶都4
aも従来と同様イこ管理値をi1惰するマスク型ROM
1たけヒーーズ型ROMあるいはEEFROMで構成す
る。伊し従来と異なり接舷の管理値を記憶させる。例え
ば書込回σ最終菅」」値を10’回としてIJIIIO
loooと予報管3里値9XIQ”回としてl1100
00100を同一ビット数によりイ芳成且連AσC。
して記憶ざセでおく。そしてこの床2記慎部4alこお
ける連F;1.するU越の管理値臂前述の比較6116
atこ送出さ7’する管理値と同一ビットθからなるD
ATA2と第2制御部2aは制御部M CO1’J T
3によっ゛こ抜信回たけ6&ビット構成単位毎に繰返
して比較させ、DA’I’A2<各管理f[のときは高
レベルlを送出さ−b:、DATA2≧管理値のときは
低レベルを退出きゼるようにず扛ば、例えばDATA2
が枚数の管理値t・“一対し倒れも下廻るときは比較部
()alま最終管理値に対して1、予報管理値lこ対し
てもlを出力してJr、、DATA2が両管理値の中間
にあるときは出力】0、DATA2が最終管理値に停し
くなるか土廻り1こときは出力00を出力端子OUTよ
り送出する。このように枚数の管理値を第221惹部4
aに直列シ1.て設定して比較部6aをしてDATA2
の1薄成ビツトを単位として直列に比較を繰返せばDA
TA2がf6F:管理値と等しくなるか十廻るときは0
0律続して検出され、DATA2が最終管理値未開のと
きは予報管理値の設定に従って1を頭とする表示を行い
f4P終管理値への接近度を検出することが出来る。
ける連F;1.するU越の管理値臂前述の比較6116
atこ送出さ7’する管理値と同一ビットθからなるD
ATA2と第2制御部2aは制御部M CO1’J T
3によっ゛こ抜信回たけ6&ビット構成単位毎に繰返
して比較させ、DA’I’A2<各管理f[のときは高
レベルlを送出さ−b:、DATA2≧管理値のときは
低レベルを退出きゼるようにず扛ば、例えばDATA2
が枚数の管理値t・“一対し倒れも下廻るときは比較部
()alま最終管理値に対して1、予報管理値lこ対し
てもlを出力してJr、、DATA2が両管理値の中間
にあるときは出力】0、DATA2が最終管理値に停し
くなるか土廻り1こときは出力00を出力端子OUTよ
り送出する。このように枚数の管理値を第221惹部4
aに直列シ1.て設定して比較部6aをしてDATA2
の1薄成ビツトを単位として直列に比較を繰返せばDA
TA2がf6F:管理値と等しくなるか十廻るときは0
0律続して検出され、DATA2が最終管理値未開のと
きは予報管理値の設定に従って1を頭とする表示を行い
f4P終管理値への接近度を検出することが出来る。
(g) 発明の効果
」ソ上置明したようtこ本発明によれば従来EEPRQ
Mの書込回数を管理する手段を外部回路によっていたの
に比較して同一基板上lこ1チツプとして構成したため
実装スペースを削除低減出来ると共lこ、計敬データ専
用の配俤部を設(・ツて従来の第1制御部はE E P
RCI Mを単なるメモリ制御のみで書込1ipl数
管理のための制御手段を全く考αすることなく簀易に使
用出来、且最P管■(値に対する掃近度も得られEEP
ROMIこおけるゴ込回敬を容易に管理することが出来
るので有用である。
Mの書込回数を管理する手段を外部回路によっていたの
に比較して同一基板上lこ1チツプとして構成したため
実装スペースを削除低減出来ると共lこ、計敬データ専
用の配俤部を設(・ツて従来の第1制御部はE E P
RCI Mを単なるメモリ制御のみで書込1ipl数
管理のための制御手段を全く考αすることなく簀易に使
用出来、且最P管■(値に対する掃近度も得られEEP
ROMIこおけるゴ込回敬を容易に管理することが出来
るので有用である。
第1し1は従来の外部回路によって声込回数管理手役を
備またEEPROMのブロック図、第2図は本発明の一
実施例tこおける畳込〔+1数管理手段を備えたE&:
PR,OMによるICメモリのブロック図である。 図にあ・いて1.laは’IC1hJ XI tt:i
、2.2atJ第2制御部、3は第1Bピ憶部、4.4
aは第2記1意音阻 5cまカウンタ、6.6a番J比
11t7二囚iおよび7は第3七t4憶部である。
備またEEPROMのブロック図、第2図は本発明の一
実施例tこおける畳込〔+1数管理手段を備えたE&:
PR,OMによるICメモリのブロック図である。 図にあ・いて1.laは’IC1hJ XI tt:i
、2.2atJ第2制御部、3は第1Bピ憶部、4.4
aは第2記1意音阻 5cまカウンタ、6.6a番J比
11t7二囚iおよび7は第3七t4憶部である。
Claims (1)
- 同一ノ九叛上に、汎用データをR+1体する帛lの記憶
1音手段、該第1記憶手段の書込1jJl数を泪Vする
手段、該iQ、込回数削数における初数σ戸11理値を
記憶、はする第2の記憶手段、該計数手段(こよる引数
データを記憶する第3の記119手段、該第:3記(、
ff ’4・段の言1nテータを第2記憶手段における
沙数の管理値々比較する手段を備えてなり、・21、第
3 ’fc +、W手段をits、気消去可能の読出し
専用記憶回路、第2WC憶手段を固足または電気消去可
能の読出し専用記+i′?I’ij回路により構成し、
制御部は〆I31記憶手段の一吉込信号を・−〇−信す
る毎に引数手段をして第3記1,11手段におC“)る
旧訓斂データに1を加pして計Vデータを更新せしめ、
更lこ言1数データを片軸手段lこy、η出して管理値
と比較させてその1′11屋結果を送出せしめることを
特徴とするICメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157217A JPS5945695A (ja) | 1982-09-07 | 1982-09-07 | Icメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157217A JPS5945695A (ja) | 1982-09-07 | 1982-09-07 | Icメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945695A true JPS5945695A (ja) | 1984-03-14 |
Family
ID=15644773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157217A Pending JPS5945695A (ja) | 1982-09-07 | 1982-09-07 | Icメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945695A (ja) |
Cited By (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268870A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Flash EEPROM system and intelligent programming and erasing methods therefor |
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| US5388083A (en) * | 1993-03-26 | 1995-02-07 | Cirrus Logic, Inc. | Flash memory mass storage architecture |
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