JPS5945718A - 電圧分圧回路 - Google Patents
電圧分圧回路Info
- Publication number
- JPS5945718A JPS5945718A JP57156163A JP15616382A JPS5945718A JP S5945718 A JPS5945718 A JP S5945718A JP 57156163 A JP57156163 A JP 57156163A JP 15616382 A JP15616382 A JP 15616382A JP S5945718 A JPS5945718 A JP S5945718A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- capacitor
- voltage
- switch
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
この発明は、低消費電力の論理回路等Ｃ二おいて一定電
圧を与える回路とし℃使用される電圧分圧回路に関する
◎ 〔発明の技術的背景とその問題点〕 例えばＣＭＣ）８等低消費゛臓力の論理回路等では。 基準°電位或は一定分圧゛電位を得る手段として第１１
９および第２１＆ ｌ二承すような回路が使用される。 第１因は正′婿源ｖＤ１と接地点との間に直列の抵抗１
１２．、Ｒ，を設けｉｌｊ圧を分圧するもので。 Ｒ，４およびＲ８の接続点よりトランスミッションゲー
トｌＯを介して信号ラインリ［Ｊ Ｔ ｌ′−分圧電位
を与えるものである。 この回路では、トランスミッションゲート１０の開閉ｆ
−かかわらず常Ｉ：直列抵抗１？Ｉ および１へ（二電
流が流れてお昏）、消費電流が大きいという欠点がある
。 第２図にボす回路は、電圧分圧用の抵抗Ｒ。 とＲ，との直列回路の両端にそれぞれＰチャンネルＭｕ
ｓ−Ｆｌ＞’Ｉ’ ｔ ｚおよびｎチャンネルＭＵＳ−
Ｆｌ！ｉｉ’１２を介して正電源ＶＤ および接地電
源を与えたものである。それぞれのＭＯＳ・Ｆｂ”ｌ’
ｉ ｔ 、 ｌ ２のゲート端子Ｃ二は互いに逆相の
信号φ、φが与えられ、上記両ＭＵＳ−Ｆ１うＴＩｌ、
Ｉ２が共に尋ｉ＋Ｑ状態となると、出カイ２号ライン（
Ｊ ｔＪ ｉ’、は所定分圧電位（二股定される〇 この場合（−は、必要な期間のみ、抵抗Ｒ１およびＲ１
に電流が流れるため、第１の場合に比べ消費電流を１圧
減することができる□し力）シ。 分圧順位を得るためｉｎは、抵抗Ｒ，および沢。 Ｃ−貫通ずる電流を流す必要があｌ］ 、また、信号ラ
インの負荷として大きな容置が接わ６している場合ｌ二
はＭＯＳ・ＦＩＴ ｔ ｔ 、 ｔ ２の相互コンダク
タンスｇｍを大きくしなければならないので。 これｆ−伴って分圧用抵抗ｌ（、およびＲ，ｌ二貫通ず
る電流も増加してしまう。 〔発明の目的〕 この発明は上記のよ５な点に鑑みなされたもので、低消
費電流の蛸′圧分圧回路を提供しようとするものである
〇 〔発明の概要〕 ず１工わらこの発明（二係る電圧分圧回路では。 −万の電源と他方の継続との間に第ｌのＭ（Ｉ８・ＦＥ
’ｌ’ 、第Ｊの鵬Ｓ・ＦｋＴ と導通動作が俄ら／
よいＦ Ｍ １’スイッチ回路および第２のＭ（Ｊ Ｓ
−１化Ｔのそれぞれを順に直列に設け、第１のＭｉＪ
Ｓ・ＦｌｉＴとＰＫ’ｌ’スイッチ回路との接続点と他
方の電源との間≦二元゛岨用の第ｌのコンデンサを、第
２の〜し５−Ｆｌ！ｉＴとＦ ＥＴスイッチ回路との接
続点と他方の゛電源との間（二分圧用の第２のコンデン
サなそれぞれ設ける。そして、上記スイッチ回路が遮断
状態のとき、第１および第２のＭ（Ｉ８・Ｆ’ＷＴを駆
動させて、第１のＭＣ８−Ｊｉ’ｌ’ｌ’を介して充電
用の第１のコンデンサを一方の電源′電圧まで充すする
と共Ｃ二第２のＭＣＪ８・ＦＢＴを介して分圧用の第２
のコンデンサを放電し、その後、第ｌおよび第２のＭ（
ＪＳ・Ｆ’ＢＴを遮断状態にして電源と切り離した状態
で第′ｌのコンデンサに充電された電荷を導通状態のＦ
ＩＳＴスイッチを介し第２のコンデンサに分配し、この
第１または第２のコンデンサの端子に所望の分圧電位を
得るようＣ二したものである。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例Ｃ二つき説明す
る◎第３図において、ＪＩＩＵ二ゲート化号φＢ （７
Ｊ勾えられたＰチャンネルＭす８トランジス９ （Ｍ（
ＪＳ”ＦＥＴ ） Ｔｐ＋ ト、 ’ｆ ） 端＋Ｃ
’ｆ：し’Ｃれ逆相の信号φＡおよびφＡの与えられた
並列接続のＰｆヤンネルＭ（ＪＳ）ランジスタＴＦ、お
よびｎチャンネルＭ（ＪＳ）ランジスタＴＮ、からなる
ＦｇＴスイッチ回路１３と、ゲート信号φＢと逆相のゲ
ート信号φＢの与えられたｎチャンネルＭＣｌ８ ）ラ
ンジスタＴＮ、との直列回路を電源ＶＤとその接地点間
（−設ける。そして。 上記ＰチャンネルＭ（Ｉ８）ランジスタＴｙ、とＦＥＴ
スイッチ回路１３との接続点Ａ＋ニ一端を接地した充゛
ゼ用の＠ＪのコンデンサＣ０を接続し、この接続点Ａよ
り出力ライン（ＪＩＪＴを引き出す０また。前記ＦＥＴ
スイッチ回路１３とｎチャンネルＭｔＪＳ ）ランジス
タＴＮ、との接続点Ｂ（二は分圧用の＠２のコンデンサ
Ｃ８を接続するＯ ここで、充電用の第１１／Ｊコンデンサは、出力ライン
（ＪＬＩＴの配線器−や出力ライン（Ｊ ＩＪＴＩ−接
続するＦＥＴのゲート答
圧を与える回路とし℃使用される電圧分圧回路に関する
◎ 〔発明の技術的背景とその問題点〕 例えばＣＭＣ）８等低消費゛臓力の論理回路等では。 基準°電位或は一定分圧゛電位を得る手段として第１１
９および第２１＆ ｌ二承すような回路が使用される。 第１因は正′婿源ｖＤ１と接地点との間に直列の抵抗１
１２．、Ｒ，を設けｉｌｊ圧を分圧するもので。 Ｒ，４およびＲ８の接続点よりトランスミッションゲー
トｌＯを介して信号ラインリ［Ｊ Ｔ ｌ′−分圧電位
を与えるものである。 この回路では、トランスミッションゲート１０の開閉ｆ
−かかわらず常Ｉ：直列抵抗１？Ｉ および１へ（二電
流が流れてお昏）、消費電流が大きいという欠点がある
。 第２図にボす回路は、電圧分圧用の抵抗Ｒ。 とＲ，との直列回路の両端にそれぞれＰチャンネルＭｕ
ｓ−Ｆｌ＞’Ｉ’ ｔ ｚおよびｎチャンネルＭＵＳ−
Ｆｌ！ｉｉ’１２を介して正電源ＶＤ および接地電
源を与えたものである。それぞれのＭＯＳ・Ｆｂ”ｌ’
ｉ ｔ 、 ｌ ２のゲート端子Ｃ二は互いに逆相の
信号φ、φが与えられ、上記両ＭＵＳ−Ｆ１うＴＩｌ、
Ｉ２が共に尋ｉ＋Ｑ状態となると、出カイ２号ライン（
Ｊ ｔＪ ｉ’、は所定分圧電位（二股定される〇 この場合（−は、必要な期間のみ、抵抗Ｒ１およびＲ１
に電流が流れるため、第１の場合に比べ消費電流を１圧
減することができる□し力）シ。 分圧順位を得るためｉｎは、抵抗Ｒ，および沢。 Ｃ−貫通ずる電流を流す必要があｌ］ 、また、信号ラ
インの負荷として大きな容置が接わ６している場合ｌ二
はＭＯＳ・ＦＩＴ ｔ ｔ 、 ｔ ２の相互コンダク
タンスｇｍを大きくしなければならないので。 これｆ−伴って分圧用抵抗ｌ（、およびＲ，ｌ二貫通ず
る電流も増加してしまう。 〔発明の目的〕 この発明は上記のよ５な点に鑑みなされたもので、低消
費電流の蛸′圧分圧回路を提供しようとするものである
〇 〔発明の概要〕 ず１工わらこの発明（二係る電圧分圧回路では。 −万の電源と他方の継続との間に第ｌのＭ（Ｉ８・ＦＥ
’ｌ’ 、第Ｊの鵬Ｓ・ＦｋＴ と導通動作が俄ら／
よいＦ Ｍ １’スイッチ回路および第２のＭ（Ｊ Ｓ
−１化Ｔのそれぞれを順に直列に設け、第１のＭｉＪ
Ｓ・ＦｌｉＴとＰＫ’ｌ’スイッチ回路との接続点と他
方の電源との間≦二元゛岨用の第ｌのコンデンサを、第
２の〜し５−Ｆｌ！ｉＴとＦ ＥＴスイッチ回路との接
続点と他方の゛電源との間（二分圧用の第２のコンデン
サなそれぞれ設ける。そして、上記スイッチ回路が遮断
状態のとき、第１および第２のＭ（Ｉ８・Ｆ’ＷＴを駆
動させて、第１のＭＣ８−Ｊｉ’ｌ’ｌ’を介して充電
用の第１のコンデンサを一方の電源′電圧まで充すする
と共Ｃ二第２のＭＣＪ８・ＦＢＴを介して分圧用の第２
のコンデンサを放電し、その後、第ｌおよび第２のＭ（
ＪＳ・Ｆ’ＢＴを遮断状態にして電源と切り離した状態
で第′ｌのコンデンサに充電された電荷を導通状態のＦ
ＩＳＴスイッチを介し第２のコンデンサに分配し、この
第１または第２のコンデンサの端子に所望の分圧電位を
得るようＣ二したものである。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例Ｃ二つき説明す
る◎第３図において、ＪＩＩＵ二ゲート化号φＢ （７
Ｊ勾えられたＰチャンネルＭす８トランジス９ （Ｍ（
ＪＳ”ＦＥＴ ） Ｔｐ＋ ト、 ’ｆ ） 端＋Ｃ
’ｆ：し’Ｃれ逆相の信号φＡおよびφＡの与えられた
並列接続のＰｆヤンネルＭ（ＪＳ）ランジスタＴＦ、お
よびｎチャンネルＭ（ＪＳ）ランジスタＴＮ、からなる
ＦｇＴスイッチ回路１３と、ゲート信号φＢと逆相のゲ
ート信号φＢの与えられたｎチャンネルＭＣｌ８ ）ラ
ンジスタＴＮ、との直列回路を電源ＶＤとその接地点間
（−設ける。そして。 上記ＰチャンネルＭ（Ｉ８）ランジスタＴｙ、とＦＥＴ
スイッチ回路１３との接続点Ａ＋ニ一端を接地した充゛
ゼ用の＠ＪのコンデンサＣ０を接続し、この接続点Ａよ
り出力ライン（ＪＩＪＴを引き出す０また。前記ＦＥＴ
スイッチ回路１３とｎチャンネルＭｔＪＳ ）ランジス
タＴＮ、との接続点Ｂ（二は分圧用の＠２のコンデンサ
Ｃ８を接続するＯ ここで、充電用の第１１／Ｊコンデンサは、出力ライン
（ＪＬＩＴの配線器−や出力ライン（Ｊ ＩＪＴＩ−接
続するＦＥＴのゲート答
【を等、接続点Ａから見て接地
点との間に存在する′谷１１１′を全て含むものとし、
これらの容量が有意のものである場合Ｃ−は光重専用の
コンデンサを特Ｃ−形成しなくとも良い。 第４図１−は第３図におけるＣ、＝Ｃ，の場合のゲート
信号φＡ、ＱＢ、接続点Ａ、接続点Ｂの各電圧波影をボ
したものである。第３図および第４因において、ゲート
信号φＢが°１”レベルの期間、、チャンネルＭＯ８）
ランジスタＴＮ、とゲート信号にφＨＯＪ与えられた１
′チャンネルＭ０８トランジスタＴＦ、とが６即する◎
こＶ」とき、ゲート信号φＡは“０”のため、Ｊ？ＩＵ
Ｔスイッチ回′路１３のＮ１０８トランジス９ ’ｌＬ
’２Ｊ、 、 ＴＦ。 はいずれも遮断状態である。このため第１のコンデンサ
Ｃ３は、ＰチャンネルＭ（ＪＳ）ランジスタＴＦＩ を
介して充電されＡ点は’ＦＩＬ Ｉｆａ ６位ＶＤとな
ｌ）、一方第２のコンデンサＣ１はｎチャンネルＭ（Ｊ
ＳｉランジスタＴ１１．を介しｔ接地電位まで放電され
る。この場合、弗３図ｔボず回路Ｃ１流れる電ｔｎはコ
ンデンサＣ１およびＣｚの充放電流のみで′ル、源ＶＤ
から接地点まで直流的に８Ｌれる°＠流はない〇 次１ユ、ゲート伯号φＢが“０″レベルとなりφＡがｌ
“レベル（二双化するとにチャンネルＭ（ＪｆＳトラン
ジスタＴＦ、およびｎチャンネルＭｔＪ８トランジスタ
ＴＮ、が遮断状態鴫となｉｌ 、−万ＰＥＴスイッチ回
路１３が導通状態となる。そして。 第１のコンデンサ貼３二充爾されていた車前が。 ＦＢＴスイッチ回路１３を介して第２のコンデンサＣ，
に充電され、第４図にポすよう（二Ｃ。 がる０ここで、出カラインＣ二接続する負荷が、殆んど
電流を消費しないものであれは、コンデンサＣ８および
Ｃ２のそれぞれの端十串圧は。 ゲート信号φＡが゛０ルベルとなりＦＨＴスイッチ回路
１３が遮断状態となっても、電源ＶＤおよび接地点（二
接続するＭＯ８ｆランジスタＴＦ、 ＊よびＴＮ、が遮
断状態のため、保持される０以上のよう（−１第３図の
回路では電源νＤ オよび接地点【二それぞれ接地する
ＰチャンネルＭＣｌ８）ランジスタＴＦ、およびｎチャ
ンネルＭＬＩ８トランジスタＴｔ＋、と、 ）” １４
Ｔクイツブ−１３とが同時に導通することがないよう
Ｃ二し、充電用の第１のコンデンサを一旦敵源囃位ＶＤ
ｉ−まで充電し１次ｆユ第１のコンデンサＩ：蓄えた璽
荷を分圧用の第２のコンデンサと分配して、このコンデ
ンサの端子室圧を出力の分圧電位として得るようにする
。従って、第１および第２のコンデンサＣ８およびＣ１
の容量比を適当に設定することによ１】所望の分圧電位
を得られ、しかも第３図を１示した回路に流れる電流は
コンデンサＣ１およびＣ２の充放＠電流のみで、直流的
ζ二電源ＶＤから接地点へ貫通する電流を流す必要がな
い□このため１回路の消費電流を低減させることができ
るばかりでなく、コンデンサＣνおよびＣ７の充放＊電
流を流し込むＭ（ＪＳ）ランジスタＴＦ１ およびＴＮ
、の相住コンダクタンスｇｍ を増加させ、充放電時間
を短縮して動作速度を速めても、消費電流が増加する不
都合が任じない口 また、第３［ａ＋二示すようなものはか１）でなく。 適宜例えばりも５図Ｃ二示すようＣ：出力ライン頭ＪＴ
を分圧用の第２のコンデンサＣ２とＦＦ３Ｔスイッチ回
路ｊ３との接続点Ｂより引き出しても良Ｃ茸の一端を接
地点Ｃ二接続する代わ１）に電源ＶＤに接゛続しても良
いロ尚、第５図、第６図Ｃ二おｔｚ−て、第′３図１と
同一構成、Ｆｉｌｓ分には同一符号を付しその詳細な説
明は省略する。 このほか、ＦＥ；スイッチ回路１３を、仕い（二逆相の
ゲート信号の与えられたＰチャンネルおよびｎチャンネ
ルＭ（Ｊ８トランジスタＴＮ、 。 ＴＩＩＦ、の並列回路ばかりでなく、単独の例えトまｎ
チャンネルＭＣｌ８）ランジスタで構成し、そのドレイ
ン・ソース間を電流路とじ℃も良いＯただし、このよう
な単独のＭ（Ｊ８トランジスタでＦＥＡＴスイッチ回路
１３を構成する場合（二はＭＵ８トランジスタのトレイ
ン・ソース間の値電圧を考慮する必要かあ・る・ 〔発明の効果〕 以上のようｉ二この発明によれは、一方の’Ｋ（源提供
することができるＯ 第１図および第２図はそれぞれ従来の電圧分圧回路を示
す回路１１．’！４３１Ｊはこの発明の一実施例に係る
電圧分圧回路を示す回路図、弗４図は第３図の回路の各
部の波形を示す図、第５図および第６図はそれぞれこの
発明の他の実施例を示す回路図である。 ’Ｉ’Ｎ、 、ＴＮ、・・・ｎチャンネルＶｉＵＳトラ
ンジスタＴＦ、 、ＴＰ、・・・、ＰチャンネルＭＣｌ
８トランジスタ。 １３・・・ＦＦＴスイッチ回路、ＣＩ・・・第１のコン
デンサ、Ｃ８・・・第２のコンデンサ、ＬＩＵＴ・・・
出力ライン〇 出１如人代理人 弁理士 鈴 江 武 愚弟１図
第２図 第３図 Ｄ
点との間に存在する′谷１１１′を全て含むものとし、
これらの容量が有意のものである場合Ｃ−は光重専用の
コンデンサを特Ｃ−形成しなくとも良い。 第４図１−は第３図におけるＣ、＝Ｃ，の場合のゲート
信号φＡ、ＱＢ、接続点Ａ、接続点Ｂの各電圧波影をボ
したものである。第３図および第４因において、ゲート
信号φＢが°１”レベルの期間、、チャンネルＭＯ８）
ランジスタＴＮ、とゲート信号にφＨＯＪ与えられた１
′チャンネルＭ０８トランジスタＴＦ、とが６即する◎
こＶ」とき、ゲート信号φＡは“０”のため、Ｊ？ＩＵ
Ｔスイッチ回′路１３のＮ１０８トランジス９ ’ｌＬ
’２Ｊ、 、 ＴＦ。 はいずれも遮断状態である。このため第１のコンデンサ
Ｃ３は、ＰチャンネルＭ（ＪＳ）ランジスタＴＦＩ を
介して充電されＡ点は’ＦＩＬ Ｉｆａ ６位ＶＤとな
ｌ）、一方第２のコンデンサＣ１はｎチャンネルＭ（Ｊ
ＳｉランジスタＴ１１．を介しｔ接地電位まで放電され
る。この場合、弗３図ｔボず回路Ｃ１流れる電ｔｎはコ
ンデンサＣ１およびＣｚの充放電流のみで′ル、源ＶＤ
から接地点まで直流的に８Ｌれる°＠流はない〇 次１ユ、ゲート伯号φＢが“０″レベルとなりφＡがｌ
“レベル（二双化するとにチャンネルＭ（ＪｆＳトラン
ジスタＴＦ、およびｎチャンネルＭｔＪ８トランジスタ
ＴＮ、が遮断状態鴫となｉｌ 、−万ＰＥＴスイッチ回
路１３が導通状態となる。そして。 第１のコンデンサ貼３二充爾されていた車前が。 ＦＢＴスイッチ回路１３を介して第２のコンデンサＣ，
に充電され、第４図にポすよう（二Ｃ。 がる０ここで、出カラインＣ二接続する負荷が、殆んど
電流を消費しないものであれは、コンデンサＣ８および
Ｃ２のそれぞれの端十串圧は。 ゲート信号φＡが゛０ルベルとなりＦＨＴスイッチ回路
１３が遮断状態となっても、電源ＶＤおよび接地点（二
接続するＭＯ８ｆランジスタＴＦ、 ＊よびＴＮ、が遮
断状態のため、保持される０以上のよう（−１第３図の
回路では電源νＤ オよび接地点【二それぞれ接地する
ＰチャンネルＭＣｌ８）ランジスタＴＦ、およびｎチャ
ンネルＭＬＩ８トランジスタＴｔ＋、と、 ）” １４
Ｔクイツブ−１３とが同時に導通することがないよう
Ｃ二し、充電用の第１のコンデンサを一旦敵源囃位ＶＤ
ｉ−まで充電し１次ｆユ第１のコンデンサＩ：蓄えた璽
荷を分圧用の第２のコンデンサと分配して、このコンデ
ンサの端子室圧を出力の分圧電位として得るようにする
。従って、第１および第２のコンデンサＣ８およびＣ１
の容量比を適当に設定することによ１】所望の分圧電位
を得られ、しかも第３図を１示した回路に流れる電流は
コンデンサＣ１およびＣ２の充放＠電流のみで、直流的
ζ二電源ＶＤから接地点へ貫通する電流を流す必要がな
い□このため１回路の消費電流を低減させることができ
るばかりでなく、コンデンサＣνおよびＣ７の充放＊電
流を流し込むＭ（ＪＳ）ランジスタＴＦ１ およびＴＮ
、の相住コンダクタンスｇｍ を増加させ、充放電時間
を短縮して動作速度を速めても、消費電流が増加する不
都合が任じない口 また、第３［ａ＋二示すようなものはか１）でなく。 適宜例えばりも５図Ｃ二示すようＣ：出力ライン頭ＪＴ
を分圧用の第２のコンデンサＣ２とＦＦ３Ｔスイッチ回
路ｊ３との接続点Ｂより引き出しても良Ｃ茸の一端を接
地点Ｃ二接続する代わ１）に電源ＶＤに接゛続しても良
いロ尚、第５図、第６図Ｃ二おｔｚ−て、第′３図１と
同一構成、Ｆｉｌｓ分には同一符号を付しその詳細な説
明は省略する。 このほか、ＦＥ；スイッチ回路１３を、仕い（二逆相の
ゲート信号の与えられたＰチャンネルおよびｎチャンネ
ルＭ（Ｊ８トランジスタＴＮ、 。 ＴＩＩＦ、の並列回路ばかりでなく、単独の例えトまｎ
チャンネルＭＣｌ８）ランジスタで構成し、そのドレイ
ン・ソース間を電流路とじ℃も良いＯただし、このよう
な単独のＭ（Ｊ８トランジスタでＦＥＡＴスイッチ回路
１３を構成する場合（二はＭＵ８トランジスタのトレイ
ン・ソース間の値電圧を考慮する必要かあ・る・ 〔発明の効果〕 以上のようｉ二この発明によれは、一方の’Ｋ（源提供
することができるＯ 第１図および第２図はそれぞれ従来の電圧分圧回路を示
す回路１１．’！４３１Ｊはこの発明の一実施例に係る
電圧分圧回路を示す回路図、弗４図は第３図の回路の各
部の波形を示す図、第５図および第６図はそれぞれこの
発明の他の実施例を示す回路図である。 ’Ｉ’Ｎ、 、ＴＮ、・・・ｎチャンネルＶｉＵＳトラ
ンジスタＴＦ、 、ＴＰ、・・・、ＰチャンネルＭＣｌ
８トランジスタ。 １３・・・ＦＦＴスイッチ回路、ＣＩ・・・第１のコン
デンサ、Ｃ８・・・第２のコンデンサ、ＬＩＵＴ・・・
出力ライン〇 出１如人代理人 弁理士 鈴 江 武 愚弟１図
第２図 第３図 Ｄ
Claims (3)
- （１） 一方の電源と他方の電源との間でＪ！ｌｌ’
ｔｌ二直列接続された第１のＭ （Ｊ ８・ＦＥｉ’お
よびＦ’ＫＴスイッチ回路およムｙ２のＭ（ＪＳ −Ｆ
［Ｖ’ｌ’と、上記＠ｌのＭ（ＪＳ−１’ＢＴ″およ
びＦ’ＥＴスイッチ回路の接続点と上記他方の電源との
間Ｃ二股けられた第１のコンデンサと、上記ＦＢＴスイ
ッチ回路および上記第２のＭＬ＋８・ＦＥＴの接続点と
上記他方の電源との間に設けられた＠２のコンデンサと
を具備し。 上記第１および第２のＭＯＳ−Ｆ訂と上記Ｆ ｕＴ７゜
イッチ回路とが同時にＳ辿することがないように制御し
、上記ＦＥＴスイッチを導通させた状態で上記１” Ｂ
Ｔスイッチの一端から出方を取り出す如く構成したこ
とを特徴とする電圧分圧回路０ - （２） 上記Ｆ １１ ’Ｉ’スイッチ回路はそれぞ
れのゲート端子に桂いＣ二逆相の信号の与えられ、ｆ列
接続したＰチャンネル型Ｍ（ＪＳ・ＦＥＴおよびｎチャ
ンネル型Ｍ（ＪＳ−ＪＱｊ’ｌ’であることを特徴とす
る特許請求の範囲第１項記載の電圧分圧回路。 - （３） 上記出力端に接続する第１または第２ （ｂ
コンデンサは、この出力端より引き出される出力ライン
の耐線容量およびこの出カラインＣ二接続する負荷の容
量であることを特徴とする特許請求の範囲第１項または
第２項記載の°電圧分圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156163A JPS5945718A (ja) | 1982-09-08 | 1982-09-08 | 電圧分圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156163A JPS5945718A (ja) | 1982-09-08 | 1982-09-08 | 電圧分圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945718A true JPS5945718A (ja) | 1984-03-14 |
Family
ID=15621723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156163A Pending JPS5945718A (ja) | 1982-09-08 | 1982-09-08 | 電圧分圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013008423A1 (ja) * | 2011-07-12 | 2013-01-17 | 旭化成エレクトロニクス株式会社 | 直流電圧出力回路およびセットトップボックス |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838389A (ja) * | 1971-09-16 | 1973-06-06 | ||
| JPS5722639U (ja) * | 1980-07-14 | 1982-02-05 | ||
| JPS5722400U (ja) * | 1980-07-11 | 1982-02-05 |
-
1982
- 1982-09-08 JP JP57156163A patent/JPS5945718A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838389A (ja) * | 1971-09-16 | 1973-06-06 | ||
| JPS5722400U (ja) * | 1980-07-11 | 1982-02-05 | ||
| JPS5722639U (ja) * | 1980-07-14 | 1982-02-05 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013008423A1 (ja) * | 2011-07-12 | 2013-01-17 | 旭化成エレクトロニクス株式会社 | 直流電圧出力回路およびセットトップボックス |
| JP5308578B2 (ja) * | 2011-07-12 | 2013-10-09 | 旭化成エレクトロニクス株式会社 | 直流電圧出力回路およびセットトップボックス |
| US8884686B2 (en) | 2011-07-12 | 2014-11-11 | Asahi Kasei Microdevices Corporation | Direct current voltage output circuit and set top box |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6244597Y2 (ja) | ||
| US5187390A (en) | Input sampling switch charge conservation | |
| US3932773A (en) | Control system for periodically energizing a capacitive load | |
| US4717845A (en) | TTL compatible CMOS input circuit | |
| JPH0399516A (ja) | レベル変換回路 | |
| JPS6051323A (ja) | Ｃｍｏｓ伝送回路 | |
| JPS6034768B2 (ja) | 時限素子 | |
| JPH04230121A (ja) | ＢｉＣＭＯＳ用出力回路 | |
| US5047660A (en) | High voltage high speed CCD clock driver | |
| KR910010856A (ko) | 주파수 변환기용 전원스위칭 회로 | |
| JPS61166223A (ja) | 複合形スイツチ回路 | |
| US4764692A (en) | MOS power device usable both as an N-channel MOS transistor and as a P-channel MOS transistor | |
| JP2637773B2 (ja) | 相補型ｍｏｓ集積回路 | |
| JP2535402Y2 (ja) | 電源リップルフィルター回路 | |
| US4562405A (en) | Multiplexed buffer | |
| JPH0534026Y2 (ja) | ||
| JP2689628B2 (ja) | ドライバー回路 | |
| JPH0254689B2 (ja) | ||
| JPH06216727A (ja) | 遅延時間可変論理回路 | |
| JPH0537550Y2 (ja) | ||
| JPH0589265A (ja) | 積分回路 | |
| JPH02165722A (ja) | Ｍｏｓ ｆｅｔのドライブ回路 | |
| US4034238A (en) | Field effect transistor information transfer circuit for use in storage register | |
| JPS6145621A (ja) | 遅延回路 | |
| JPS60247325A (ja) | スイツチ回路 |