JPS5945760A - 画情報ラインバツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリ装置等に用いる画情報ラインバ
ッファ装置に関する。

従来例の構成とその問題点 従来のファクシミリ装置に用いられている画情報ライン
バッファ装置は、画情報の流れが読取り部−符号器、復
号器−記録部というようにハードウェアで固定的に選択
されてしまっており、また、マイクロコンピュータ（Ｍ
ＰＵ）のバスとの間で画情報を直接人出力することはで
きなかった。丑た従来の画情報ラインバッファ装置ｄ１
、ライン数および１ライン当り容量が固定していた。更
に、従来の画情報ラインバッファ装置は、文字発生器と
は切シ離されていた。

このように、従来の画情報ラインバッファ装置の構成は
、画情報の入出力に関するフレキシビリティに乏しく、
今後のファクシミリ装置の画情報処理機能の多様化、高
度化に対応できない。寸だ、文字画情報の合成について
もフレキシビリティに乏しく、特定の入力画情報もしく
は出力画情報との合成のみに限られてしまう。更に、前
述のようにライン数と１ライン当り容量が固定している
ため、可変速２値画情報用と定速階調画情報用とに別々
に′＃Ｊ情報ラインバッファ装置を用意しなければなら
ず、不経済である。

発明の目的 本発明の目的は、前記の従来例の問題点を除去し、多様
な入出力制御、文字画情報と画情報との合成処理を可能
にしだ画情報ラインバッファ装置を提供するにある。

発明の構成 本発明は、画情報ラインバッファ装置をＭＰＵバスやそ
の他の外部の画情報入出力手段からの画情報の入出力７
文字画情報の発生と画情報との合成を、ＩＪｉＰＵから
任意に制御できるように構成する。

更に、本発明の好しい実施態様によれば、ライン数と１
ライン当り容量がＩｖｉＰＵから制量可能である。

実施例の説明 第１図は、本発明の一実施例による画情報ラインバッフ
ァ装置の全体構成を示す概略ブロック図である。

同図において、１はファクシミＩＪ装置の汎用マイクロ
コンピュータ（ＭＰＵ）、２は制御レジスタ部、３は入
出力制御部、４はラインバッファ制御部、６は文字発生
部、６はラインバッファ用ＲＡＭ（ＢＲＡＭ）　、７は
ダイレクトメモリアクセス制御部（ＤＭＡＣ）である。

２０１．２０２．２０３．３０１．３０９　。

５０１．５０２．５０３はレジスタテ、ＭＰＵバスＳ１
に直結されている。５０４は文字コードバッファ用ＲＡ
Ｍ（ＣＲＡＭ）であり、ＭＰＵバスＳ１に直結されてい
る。Ｓ２〜Ｓ６、Ｓ８〜Ｓ１０．Ｓ１１〜Ｓ２２につい
ては後述する。

第１図のブロック図は主にレジスタに注目したもので、
各部分の詳細については後に示す。

この画情報ラインバッファ装置は、ＭＰＵ１の制御の下
に、ＭＰＵバスＳ１に直結するレジスタのリード／ライ
トを行うことにより、前述したような画情報の入出力制
御、文字画情報の発生と画情報との合成の制御、ライン
バッファ構成の切替え等を行う。

ｆｆｌ］ち、制御レジスタ部２では、ＣＲＯレジスタ２
０１とＣＲ１レジスタ２０２にてラインバッファモード
等の設定を行う。また、ｉＲＱレジスタ２０３を用いて
、画情報ラインバッファ装置内部で割込み要因が生じる
とＭＰＵ１に対する割込み信号Ｓ１０のイネーブルの設
定、および割込み処理時のポーリングに対する応答を行
う。さらに、ＣＲＯレジスタ２０１とＣＲ１レジスタ２
０２の内容にしたがって、Ｓ２．Ｓ３，８４を制御する
。

Ｓ２はラインバッファ区分信号バスで、この制御によっ
てＢＲＡＭ６のメモリ空間の分割方法を設定し、第１５
図に示すような８種類のラインバッファを実現させる。

Ｓ３は文字画情報合成方式制御バスで、これにより第１
６図に示す４種類の合成方式の１つを設定する。各合成
方式による合成例は第１７図に示されており、方式（１
）は画情報と文字画情報の単なる論理和処理、方式（２
）は画情報と文字画情報の排他的論理和処理、方式（３
）は文字画情報の存在する部分の画情報を消して文字画
情報を曖先的に合成する処理、方式（４）は方式（３）
と同様に文字画情報を優先し、かつ文字画情報を白黒反
転させて合成する処理である。Ｓ４はラインバッファ制
御バスで、画情報入出力の選択と画情報データレジスタ
（ＤＴＲ）３０１から画情報を入出力する際の１ライン
のイネーブル信号（Ｌｉｎｅ）を含んでおり、入出力の
選択ｄ、第１８図に示すように１０種類の入出力モード
を選択できる。ＪＩＢも、画情報′！、たけ文字画情報
の入力元として、ファクシミ＋７装置の読取り部、復号
器、それとＭＰＵバスＳ１、文字発生部５のいずれかを
選択でき、画情報または文字画情報の出力光として、フ
ァクシミ＋７装置の記録部、符号器、それとＭＰＵバス
Ｓ１のいずれかを選択できる。

入出力制御部３については、第２図も参照して説明する
。この第２図は、入出力制御部３の内部構成を示す概略
ブロック図である。

入出力制御部３は、符号器／復号器専用入出力回路１０
、読取り専用入力回路１１、記録専用出力回路１２、お
よびＭＰＵバス専用入出力回路１３（画情報バスインタ
ーフェイス）から成っている。

符号器／復号器専用入出力回路１０は、出力画情報バス
Ｓ１１、入力画情報バス８１２、参照出力画情報バス５
１３（２次元の符号化／復号化の場合のみ）と、符号器
／復号器インターフェイスバスＳ１７との間のインター
フェースをとる。また、ＬＳＲレジスタ３０９の内容に
よって符号器／復号器の１ラインの長さが設定され、そ
の１ライン／復号器インターフェイズバス８１７に出力
する。

この符号器、／復号器専用入出力回路１Ｑの入力動作と
出力動作の選択、その開始と停止はラインバッファ制御
バス３４によって制御される。記録部インターフェイス
バスＳ１８は、記録専用出力回路１２によって出力画情
報バスＳ１１および文字発生部インターフェイスバスＳ
１４と−ｆンターフェイスされる。この記録専用出力回
路１２の起動停止はラインバッファ制御バスＳ４によっ
て制御される。ＭＰＵバス専用入出力回路１３は、ライ
、／バッファ制御ハスＳ４およびＭＰＵバスＳ１［よっ
て動作が制御されるもので、ＤＴＲレジスタ３０１を介
してＭＰＵバスＳ１、出力画情報バスＳ１１、入力画情
報バスＳ１２、文字発生部インターフェイスバスＳ１４
の信号を生成しインターフェイスする。このＭＰＵバス
専用入出力回路１３は、画情報レジスタデータ要求信号
Ｓ８、画情報データＤＭＡ（ダイレクトメモリアクセス
）要求信号Ｓ１５、ＤＭＡ受付は信号Ｓ１６を入出力す
るが、これについては後述する。読取り専用入力回路１
１は、読取り部インターフェイスバスＳ１９と入力画情
報バスＳ１２と文字発生部インターフェイスバス８１４
とのインターフェイスをとり、その動作はラインバッフ
ァ制御バスＳ４によって制御きれる。

ラインバッファ制御部４について、第９図も参照して説
明する。第９図はラインバッファ制御部４の内部構成の
概略を示すブロック図である。このラインバッファ制御
部４は、ラインバッファ区分信号バスＳ２で指定される
方法で、ＢＲＡＭアドレスバスＳ２０を通じてＢＲＡＭ
６のアドレス指定を行うアドレス制御回路２０、ＢＨＡ
ＭデータバスＳ２１を通じてＢＲＡＭ６に対する書込み
を行うための書込み回路２１、読出しを行う読出し回路
２２、および２次元符号化／復号化で必要となる参照ラ
インの読出しを行う参照読出し回路２３、文字画情報と
画情報の合成を行う合成回路２４、これら各回路を内部
バスＳ２５を通じて制御する制御回路２６から成る。制
御回路２５はラインバッファ制御バスＳ４、文字発生部
インターフェースバスＳ１１、出力画情報バスＳ１４、
人力画情報バスＳ１２、参照出力画情報バスＳ１３とイ
ンターフェイスしておす、各バス１１，１２゜１３に入
力可／出力可信号を出して入出力制御部３の画情報の入
出力を制御するとともに、制御レジスタ部２に対するラ
インバッファ室信号Ｓ６とＢＲＡＭ６に対するデータ方
向信号Ｓ２２を制御する。参照読出し回路２３は内部バ
スＳ２５を介して参照出力画情報バスＳ１３とインター
フェイスしている。合成回路２４は文字画像合成方式制
御卸バスＳ３と直接インターフェイスしている。

文字発生ｔτＩＳ５は、文字発生イネーブル信号Ｓ６に
よって起動がかが９、文字発生位置、文字倍率、行間の
制御を以下のように行う。

ｌ　　ＲＬＲレジスタ６０１の設定に」、って副走査ク
ロックのカウントを行い、副走査位置を決定する。

ｔ＋ｃＬｎレジスタ５０２の設定によって主走査クロッ
クのカウントを行い主走査位ｉＩｆを決定する。

：ｎ　　ＣＲＡ　Ｍに予め入っている文字コードに合せ
て文字パターン（文字画情報）を発生する。

その際、ＰＲＯレジスタ５０３の値にしたがって、第２
Ｑ図に示すように拡大倍率を制御する。

ＣＲＡＭ５０４からの改行コードの読Ｈ口〜、または走
査の終了、またはＣＲＡＭ５０４からの最後の文字コー
ドの読出しによって、１ラインの文字パターンの発生を
終了する。

１ｖ　　前記のｔｉ　、　ｔｉｉの動作を１行分繰り返
し、１行発生終了と同時に文字発生終了信号Ｓ９をオン
する。

Ｖ　　ＰＲＯレジスタ５０３の値にしたがって、第２１
図に示すような行間を発生ずる。この行間発生中に次の
文字コードがＣＲＡＭ５０４に入力される。この文字コ
ードの入力終了で前記の文字発生終了信号Ｓ９はりセッ
トされる。

■１　　行間の発生が終了すると、再度１１から繰り返
す。

以上の動作を文字発生イネーブル信号Ｓ６がオフされる
壕で繰り返す。

文字発生のフォーマント例を第２２図に示す。

前記の主走査クロックと副走査クロック等は、入出力制
御部３で作られ、文字発生部インターフェイスバスＳ１
４によって文字発生部５に与えられる。文字発生部６で
は、発生した文字画情報と文字画情′ｆｌＩイネーズル
を同バスＳ１４にでラインバッファ制御部４０制御回路
２５へ送る。

第３図は、第２図中のＭＰＵバス専用入出力回路１３の
一部を省略した詳細ブロック図である。

３０２は画情報のパラレル／シリアル変換用のシフトレ
ジスタ、３０３は状態遷移用のＤフリノフ゛フロッフ゛
、３０４は３ビツトのカウンタである。

３０５はＭＰＵバスＳ１に１μ結されたｉｆｉ！Ｉ御ゲ
ート回路、３ｏ６はＲ／Ｓフリップフロップでデータ転
送要求フラグとして用いられる。３０７はアンドゲート
、３０８はＰ　Ｌ　Ｒ（ＰｒｏｇｒａｍｍａｂｌｅＬｏ
ｇｉｃ　Ａｒｒａｙ　）である８３０１はＰＬＬａ２Ｓ
３現在の状態を決める状態信号バス、５３１７はＰＬＡ
３０８の次の状態を決める状態信号バスである。信号関
係については後述する。

第４図はＭＰＵバスＳ１から画情報を入力するモード時
のＰＬＡ３０８の状態遷移図であり、第５図は第４図に
示す各状態におけるＰＬＡ出力信号の状態を示す図であ
る。Ｓ　Ｔ　１　ｉ；ｊ、待機状態、ＳＴ２は画情報レ
ジスタデータ要求信号Ｓ８をオンにする状態、ＳＴ３は
ＤＴＲレジスタ３０１のデータ転送待ち状態、ＳＴ４は
ＤＴＲレジスタ３０１からシフトレジスタ３０２への転
送状態、ＳＴ５は画情報シフト状態、ＳＴ６はラインバ
ッファへの転送完了待ち状態、ＳＴ７は１ライン転送終
了状態である。

第６図はＭＰＵバスＳ１へ画情報を出力するモード時の
ＰＬＡ３０８の状態遷移図であシ、第７図は第６図中の
各状態におけるＰＬＡ出力信号の状態を示す図である。

ＳＴ１は第４図のＳＴ１と同、じ待機状態、ＳＴｓは画
情報シフト状態、ＳＴ９はＤＴＲレジスタ３０１からＭ
ＰＵバスＳ１への転送待ち状態、５Ｔ１０はシフトレジ
スタ３０２からＤＴＲレジスタ３０１への転送状態、５
Ｔ１１は１ライン転送終了状態である。

ＭＰＵバス、ラインバッファ（ＳＲＡＭ６　）のモード
における動作について、第３図ないし第６図を参照して
説明する。ラインバッファ制御１４１バスＳ４中のＢＵ
ＳＲＸ信号５３０７がオンになっており、ＰＬＡｓｏｓ
？′ｉＳＴ　１状態で待機し８３１１〜５３１６の各信
号をすべてオフしている。

ラインバッファ制御バスＳ４中の画情報バスインターフ
ェイスラインイネーブル（Ｌ　Ｉ　ｒｑ　Ｅ　）（８号
５３０５がオンになり、かつ入力画情報バスＳ１２中の
ラインバッファ画情報人力ｏＴ（ＯＲ）信号５３０３が
オンすると、ＰＬＡ３０８はＳＴ２状態に遷移し、１ラ
インの転送が始まる。即ち、デ〜り転送要求フラグセッ
ト信号５３１２をオンして１（／Ｓフリップフロップ３
０６をセントし、画情報レジスタデータ要求信号Ｓ８を
オンする。

ＰＬＬａ２Ｓ３ＳＴ３状態に遷移し、前記信号Ｓ８がオ
フするのを待つ。

Ｍ’ＰＵ１からＭＰＵバスＳ１へ画情報が転送される時
、制御ゲート回路３０５が信号５３２３をオンし、ＭＰ
ＵバスＳ１上の画情報（８ビツト）をパラレルにＤＴＲ
レジスタ３０１にう、ノチさせ、同時に信号５３２０を
オンしてＲ／Ｓフリップフロップ３０６をリセットする
Ｏ Ｒ／Ｓフリップフロップ３０６のリセットで画情報レジ
スタデータ要求信号Ｓ８がオフになると、ＰＬＡｓ○８
はＳＴ４状態に遷移する。ＳＴ４状態ではシフトレジス
タロード信号５３１５をオンし、ＤＴＲレジスタ３０１
からシフトレジスタ３０２にバス５３２６を介して画情
報をノくラレルにロードさせる。同時に、データ転送要
求フラグセット信号５３１２をオンし、Ｒ／Ｓフリップ
フロッグ３０６をセットして画情報レジスタデータ要求
信号Ｓ８をオンし、次の画情報の転送を要求する。

ついでＰＬＡ３０８はＳＴ５状態に遷移し、画情報シフ
トイネーブル信号５３１６をオンし、シフトレジスタ３
０２に内部クロック８３２５と同期させてシフト動作さ
せ、かつ、カラ／り３０４に内部クロック５３２５のカ
ウントを開始させる。

これにより、シフトレジスタ３０２よりシリアルな画情
報５３１９が出力され、入力画情報バスＳ１２を経由し
てラインバッファ制御部４へ送られ、ＢＲＡＭｅに書き
込まれる。カウンタ３０４のキャリー信号５３０９がオ
ンすると、ＰＬＡ３ｏａはＳＴ３状態に戻る。これ以降
、ＬＩＮＥ信号５３０５がオフするまで、ＰＬＡ３０８
は５Ｔ３−５Ｔ４−８Ｔ５−８Ｔ３のループを繰り返し
、ＭＰＵバス１からラインバッファ制御部４への画情報
の転送が行われる。

ＳＴ３状態で信号Ｓ８がオンでＬ　Ｉ　ｌｉ　Ｅ信号５
３０５がオフすると、ＰＬＡ３０８は５Ｔｅｓ状態に遷
移し、データ転送要求フラグリセット信号５３１１をオ
ンしてＲ／　Ｓフリノグフロノプ３０’６をリセットし
、信号Ｓ　ｓ　ｆ、１オフする。そ（２て、人力画情報
バスＳ　１２　Ｊｚのラインバッファ入力画情報残（Ｗ
Ｔ、ＬＨ）信号５３０４のオフを待つ０ＷＴＬＲ信号８
３０４がオフすると、ＰＬＡ３０８はＳＴ７状態に遭移
し、ラインバッファ制御バスＳ４上の１ライン転送終了
信号５３１４をオンし、初期のＳＴ１状態に戻る。

このようにして、ＭＰＵバスーラインノくソファの方向
の画情報転送が１ラインずつ行われる０次に、ラインバ
ッファーＭ　Ｐ　Ｕ　／Ｚスの方向の画情報転送モード
を、第３図、第６図および第７図を参照して説明する。

この転送モードでは、ラインノくソファ・制御ノくスＳ
４中のＢＵＳＴＸ信号５３０６がオンになり、ＰＬＡ３
０ＢはＳＴ１状態で待機している。

Ｌ　Ｉ　Ｎ　Ｅ信号８３０５がオンになり、出力画情報
バスＳ１１中のラインバッファ画情報出力可（○Ｒ）信
号５３ｏ２がオンすると、ＰＬＡ３０８はＳＴ８状態に
遷移し、画情報シフ１イイ、−プル信号５３１６をオン
する。これにより、カウンタ３ｏ４が内部クロック５３
２５のカウントを開始し、また、出力画情報ノ（ス９１
１上のシリアル画情報８３１８がシフトレジスタ３０２
に内部クロック５３２５と同期してシフトインされる。

カウンタ３０４のキャリー信号５３０９がオンした時に
、画情報レジスタデータ要求信号Ｓ８がオンであればＰ
ＬＡ３０８はＳＴ９状態に遷移し、同信号Ｓ８がオフで
あればＰＬＡ３０８ＦｉＳＴ１０に遷移する。ＳＴ９状
態から５Ｔ１ｏ状態への遷移は、信号Ｓ８のオフによっ
て起こる。

５Ｔ１ｏ状態では、ＰＬＡ３０８はＤ　Ｔ　Ｒｏ　−ド
信号５３１３をオンしてシフトレジスタ３０２内の画情
報をバス５３２６を通じパラレルにＤＴＲレジスタ３０
１にロードし、またデータ転送要求フラグセット信号５
３１２をオンしてＲ／Ｓフリップフロップ３０６をセソ
ｌｌ、、画情報レジスタデータ要求信号Ｓ８をオンにす
る。その後、ＰＬＡ３０８はＳＴｓ状態に戻る。ＤＴＲ
レジスタ３０１内の画情報は、制御ゲート回路３０５か
らの信号５３２１がオンするとバス５３２７を通じてＭ
ＰＵバスＳ１に出される。

ＬＩＮＥ信号５３０５が、ｔ７するまで、ＰＬＡ３０８
は５Ｔｓ（±５Ｔ９）−８Ｔ１０−ｓＴｓの状態遷移を
繰り返し、ラインバッファからのシリアル画情報８３１
８のパラレルデータ（８ビツト）への変換、ＭＰＵバス
Ｓ１への出力が行われる。

ＳＴ８．ＳＴ９，５Ｔ１０のいずれかの状態において、
ＬＩＮＥ信号５３０５がオフすると、ＰＬＡ３０Ｂは直
ちにＳＴ１１状態に遷移し、信号５３１１をオンしてＲ
／Ｓフリノプフ０ノブ３０６をリセットすることにより
、画情報レジスタデータ要求信号Ｓ８をオフし、同時に
１ライン転送終了信号＄３１４をオンにしてＳＴ１状態
に戻る。

なお、前記の画情報転送をプログラムモードで行う場合
、ＭＰＵバスＳ１からバス５３２８を介してレジスタセ
レクトとリード／ライトの信号が与えられると、制御ゲ
ート回路３０５が信号５３２３またけ信号５３２１と、
信号５３２０をオンする。

一方、ＤＭＡモードで画情報の転送を行う場合、ライン
バッファ制御バスＳ４中のＤＭ八へネーブル信号５３２
４のオンで、画情報レジスクテータ要求信号Ｓ８がアン
ドゲート３０７から画情報データＤＭＡ要求信号Ｓ１５
としてＤｌｗｉＡＣｙへ送られる。この画情報データＤ
ＭＡ要求がＤＭＡＣ７で受は旬られ、ＤＭＡ受付は信号
Ｓ１６がオンすると、制御ゲート回路３０５は信号５３
２０と、信号８３２３（ＢＵＳＲＸ信号５３ｏ７がオン
の場合）丑たは信号３３２１　（ＢＵＳＴＸ信号５３０
６がオンの場合）をオンする。このＤＭＡモート時にお
ける画情報データＤＭＡ要求信号Ｓ１５、ＤＭＡ受イτ
Ｊけ信号Ｓ１６、およびＭＰＵバスＳ１のタイミングを
第８図に示す。

第１０図は、ラインバッファ制御部４内のアドレス制御
回路２０（第９図）の内部構成を示す詳細ブロック図で
ある。

４０５は入力ラインセレクト（ＶＶＬＳ）カウンタ、４
０６ｉｄ出カラインセレクト（ＲＬＳ）カウンタ、４０
７は参照出力ラインセレクト（ＲＦＬＳ）カウンタで、
いずれも４ビツトのカウンタである。

４０８は入力ラインアドレス（ＷＬＡ）カウンタ、４０
９は出力ラインアドレス（ＲＬ八）カウンタ、４１０は
参照出力ラインアドレス（ＲＦ’　Ｌ　Ａ　）カウンタ
であり、これらは１ｏビツトのカウンタである。これら
各カウンタのインクリメントやリセットは、内部バスＳ
２５を通じて制御回路２６により行われる。４１１，４
１２はセレクタである。

セレクタ４１１は、制御回路２５から内部バス８２５に
よって力えられるラインバッファモード選択信号５４１
０にしたがって、ｖＶＬＳカウンタ４０５の出力バスＳ
４１１、ＲＬ　Ｓ　Ｊｙウンタ４ｏ６の出力バス５４１
２、ＲＦＬＳカウンタ４０７の出力バス５４１３のいず
れかを選択し、ラインセレクトハス５４１４と接続する
。セレクタ４１２は、ラインバッファモード選択信号５
４１０にしたがって、ＷＬＡカウンタ４０８、ＡＬＡカ
ウンタ４０９、ＲＦＬＡカウンタ４１０の各出力バス５
４１６．５４１７．８４１８のいずれかを選択してライ
ンアドレスバス５４１６に接続する。ラインセレクトバ
ス５４１４は全ビットともラインバッファ区分ゲート回
路４１３に入力されるが、ラインアドレスバス５４１６
は上位の２ピントのみ同ゲート回路４１３に入力され、
残りの下位８ビツトはそのままＢＲＡＭアドレスバス３
２０（１３ビツト）の下位８ビツトとなる。ＢＲＡＭア
ドレスバスＳ２０の上位５ビツトは同ゲート回路４１３
より出力される。

ＷＬＳカウンタ４０５とＷＬＡカウンタ４０８は、画情
報入力モードのためのラインバッファのラインセレクト
とラインアドレスを管理するためのもので、ＲＬＳカウ
ンタ４０６とＲＬＡカウンタ４０９は画情報出力モード
でのラインセレクトとラインアドレスを管理する。また
、参照出力モードのためのラインバッファのラインセレ
クトとラインアドレスを管理するのが、１（ＦＬＳカウ
ンタ４０７と）ｔＦＬＡカウンタ４１０である。ライン
バッファのモードに応シテ、ラインバッファモード選択
信号３４１　ｏによりセレクタ４１１゜４１２を制御し
、該当するカウンタを選択し、選択したカウンタの値に
基づいてＢＲＡＭアドレスを生成し、ＢＲＡＭ６をアク
セスする。

ラインバッファ区分ゲート回路４１３は、ラインバッフ
ァ区分信号バスＳ２にしたがって８種類の異なった方法
でアドレス変換を行う。つまり、ラインバッファ区分信
号バスＳ２によって、ＢＲＡＭ６のアドレス指定方法を
８種類に切り替え、ＢＲＡＭ６のメモリ空間の分割の仕
方を切り替える。これにより、ＢＲ’ＡＭ６上に、第１
５図に示すような８通りの異構成のラインバッファを実
現できる。

第１１図は、ラインバッファ区分ゲー　１・回路４１３
の詳細構成を示す回路図である。

４１４はＰ　Ｌ　Ａ　（Ｐｒｏｇｒａｍａｂｌｅ　Ｌｏ
ｇｉｃＡｒｒａｙ）であり、ラインバッファ区分信号バ
スＳ２０値（ｍ１〜ｍ８）に応じて、信号５４３０−８
４３８を第１２図に示すように制御して出力する。

第１２図中で、丸印はオンする信月を示す。

４１５〜４１９はゲートである。信号５４１９（ライン
アドレスバス５４１５の上位の２ビツト目）と信号５４
３５との論理積信号と、信号５４２１　（ラインセレク
トバス５４１４の最下位ビット）と信号５４３６の論理
積信号の論理和信号が、ゲート４１５より信号５４２６
として出力される。信号５４２０（ラインアドレスバス
４１５の最上位ビット）と信号５４３８の論理積信号、
信号５４２１と信号５４３７の論理積信号、信号８４２
２（ラインセレクトバス４１４の第２ビツト）と信号５
４３６の論理積信号の論理和信号が、ゲート４１６より
信号５４２６として出力される。

信号５４２１と信号５４３８の論理積信号、信号５４２
２と信号５４３７の論理積信号、信号５４２３　（ライ
ンセレクトバス５４１４の第３ビット）と信号５４３６
の論理積信号を論理和した信号５４２７がゲー１−４１
７より出力される。信号５４２２と信号５４３４の論理
積信号、信号５４２３と信号５４３３の論理積信号、信
号５４２４（ラインセレクトバス５４１４の最」二位ビ
ット）と信号５４３２の論理積信号を論理和した信号５
４２８がゲート４１８から出る。ゲート４１９からは、
信号５４２３と信号５４３１の論理積信号と、信号５４
２４と信号５４３０の論理積信号の論理和信号５４２９
が出る。信号５４２６〜５４２９はＢＲＡＭアドレスバ
スＳ２０の上位の５ビツトとなり、信号５４２９が最上
位ビットである。

このような構成であるから、ラインバッファ区分信号バ
スＳ２の各個（ｒｌ’１１〜ｍ８）に対し、第１３図に
示すような方法でＢＲＡＭアドレス（Ｓ２０）が作られ
、それに応じてＢＲＡＭ６のメモリ空間が分割され、第
１６図に示すようなライン数と１ライン当り容量のライ
ンバッファがＢＲＡＭ６上に作られ゛る。即ち、ｍｌ　
では８１９２ビツト／ライン×２ライン、ｍ２では４０
９６ビソト／ライン×４ライン、・・・・・・、ｍ８で
は４ｏ９６ビソト／ライン×１６ラインの構成のライン
バッファが作られる。

第１４図は、合成回路２４（第９図）の内部構成を示す
詳細ブロック図である。

４０１．４０３，４０４はセレクタ、４０２は合成論理
ゲート、４０はＢＲＡＭｅ内に作られるラインバッファ
である。５４０１は入力画情報バスＳ１２からの入力画
情報であり、内部バス８２５を経由してセレクタ４０１
に入力する。５４０２と８４０６は文字発生部インター
フェイスバスＳ１４上の文字画情報と文字画情報イネー
ブル（ＣＰＥ　）信号で、内部バス８２５を経由して合
成論理ゲート４０２に入力される。５４０９はラインバ
ッファ制御バスＳ４上の合成画情報選択信号であり、内
部バスＳ２６を通じてセレクタ４０１゜４０３．４０４
に入力される。８４０８はラインバッファ人力画情報、
５４０３はラインバッファ出力画情報であり、これらは
実際ＫＩ″Ｊ、第９図の各回路２１．２２を通じてＢＲ
ＡＭ６との間で入出力される。

復号器インターフェイス以外の場合は、合成画情報選択
信号５４０９の制御により、セレクタ４０１は入力画情
報バスＳ１２からの入力画情報５４０１を選択し、合成
入力画情報８４０４として合成論」」ゲー）４０２［入
力する。合成論理ゲート４ｏ２は合成入力画情報５４０
４と文字画情報５４０５とを合成した画情報金台成出力
画情報５４０７として出力する。この時の合成処理の内
容は、前述したように文字画情報合成方式制御バスＳ３
によって指定される。この合成出力画情報５４０７はセ
レクタ４０３によってラインバッファ入力画情＠８４０
Ｂとして選択され、ラインノくソファ４ｏに入力される
０ラインノくソファ出力画情報５４０３Ｕセレクタ４０
４によって、出力画情報バスＳ１１に出す出力画情報８
３１８として選択される。

さて、２次元逐次符号の復号の場合、復号した画情報を
再度参照して次ラインの復号を行うので、復号器から入
力される画情報をその寸ま文字画情報と合成してライン
バッファ４０に入れてしまうと、次のラインで参照すべ
き参照画情報が文字画情報を含んだ形となり、復号が不
可能にな−）てしまう。そこで、復号器インターフェイ
スの場合、セレクタ４０３で入力画情報Ｓ　４０１　（
復１器からの入力画情報）をラインノくソファ入力画情
報８４０８として選択し、ラインノくソファ４０にその
まま入力する。そして、現在の復号ラインの参照ライン
より前のラインに対するラインノくソファ出力画情報５
４０３をセレクタ４０１で合成入力画情報５４０４とし
て選択させ、それに対し文字画情報３４０５との合成を
行う。合成出力画情報５４０７はセレクタ４０４を通っ
て出力画情報８３１８として出力される。

第１９図は、文字発生部５（第１図）内の主。

副走査カウンタ部分を示すブロック図である。

６０５．５０６は副走査カウンタ（１）　、　（２）で
ある。

５０７．５０８．５０９は主走査カウンタ（１）　、　
（２）　。

（３）テある。５５０１は副走査カラ７り（１）５０５
゜（２）　５ｏ　ｅのリセット信号、５５０２は主走査
カウンタ（１）５０７　、（２）５０８　、（３）５０
９のリセット信号、５６ｏ７は副走査クロック、５５０
３は主走査クロックである。これらの信号は文字発生器
インターフェイスバスＳ１４から供給される。５５０９
は倍率１設定信号、Ｓ６１０は倍率２設定信号であり、
前述のＰＲＯレジスタ６０３から与えられる。

副走査カウンタ（１）５０５は倍率１設定信号５５０９
の値を初期値として副走査クロック８５０７をカウント
し、そのキャリー信号５６０８を副走査カウンタ（２）
　５０６でカウントする。この副走査カウンタ（２）　
５０６より、文字発生部５内の文字発生器（図示せず）
に対するロウアドレスを発生する。主走査カウンタ５０
７は倍率２設定信号５５１０の値を初期値として主走査
クロック５６０３をカウントする。主走査カウンタ（２
）　５０８は倍率２設定信号５５０９の値を初期値とし
て主走査カウンタ（２〕６０８のキャリー信号５５０４
をカウントシ、そのキャリー信号Ｓ　５０５を主走査カ
ウンタ（３）　ｓ　Ｏ９でカウントする。主走査カウン
タ（３）５０９のキャリー信号５５０６は文字クロック
であシ、この文字クロックが出るたびに、ＯＲＡＭ５０
４から文字コードが順次読み出され、前記の文字発生器
に送られる。

このような構成により、ラスクスキャン方式の文字画情
報（文字パターン）の拡大を行うことができ、主、副走
査倍率はＰＲ○レジスタ６０３の設定によって第２０図
に示すように多様に変えることができる。副走査倍率は
倍率１設定信号５６０９で設定される倍率１、主走査倍
率は倍率１と倍率２設定信号５６１ｏで設定される倍率
２の積で決まる。

動作を説明すると、初期状態では、リセット信号５ｓｏ
１．Ｓ６０．２がオンし、各カウンタはクリアされる。

副走査カウンタ（２）　ｔｓ　ｏ　ｅは第１０つを示し
ている。文字発生イネーブル信号Ｓ６がオンすると、主
走査り０ツク５５０３が主走査カウンタ（１）５０７に
入り、１ライン目の文字画情報の生成が始まる。キャリ
ー信号５５０５の主走査クロック５５０３に対する分周
比は、１／（倍率１×倍率２）である。主走査カウンタ
（３）　５０　ｃａはキャリー信号５６０６でカラムカ
ウントを行い、１文字毎にキャリー信号８５０６（文字
クロック）を出す。（〜たがって、主走査倍率−倍率１
×倍率２となるわけである。このようにして、１ライン
の文字画情報の発生を終了すると、副走肴クロック５５
０７が副走査カウンタ（１）５０５に入いる。

キャリー信号８５０８が出る丑では、副走査カウンタ５
０６は第１０つを示し続け、その間のラインでは文字パ
ターンの第１０つの文字画情報が出される。キャリー信
号３５０８の副走査クロック５５０７に対する分周比は
、１／倍率１である。

したがって、副走査倍率−倍率１となる。

本実施例の画情報ラインバッファ装置は、以上に詳述し
たように、ＭＰＵバスＫｉｉ！結したレジスタの設定に
より、ライン数および１ライン当り容量の異なるライン
バッファを同一回路構成にて実現できるため、ファクシ
ミリ装置における定速階調画情報、可変速２値画情報な
ど様々な画情報のラインバッファとして用いることがで
きる。また、ＭＰＵバスから画情報を直接入出力できる
上、画情報の入力元と出力先をＭＰＵバスに直接したレ
ジスタの設定により自由に選択でき、画情報の入出力に
関するフレキシビリティに富け、今後のファクシミリ装
置の画情報処理機能の多様化、高度化に対応できる。ま
た、文字画情報を発生する機能１文字画情報と画情報を
合成する機能を持っておシ、さらにその合成方法や文字
画情報の倍率をＭＰＵバスに直結のレジスタの設定によ
り制御できるため、文字画情報と画情報の多様な合成処
理を行うことができる。特に、文字画情報の主走査倍率
と副走査倍率を別々に設定できるため、多階調画情報と
文字画情報の合成を自由に行うことができる。

なお、第１図の鎖線で囲んだ部分は集積回路として一体
化するのが有利であシ、また可能である。

発明の効果 前述のように、本発明による画情報ラインバッファ装置
は、ＭＰＵバスとの間で画情報を入出力でき、文字画情
報の発生おＪ：び文字画情報と画情報の合成が可能であ
り、しかも、画情報の入出力選択、文字画情報の発生や
合成方法をＭＰＵによって柔軟に制御可能であり、今後
のファクシミリ装置等の画情報処理機能の多様化や高度
化に対応できる。このように、本発明によれば、従来に
ない多くの利点を持つ優れた画情報ラインバッファ装置
を提供できるものであり、その効果は顕著である。

【図面の簡単な説明】

第１図は本発明の一実施例による画情報ラインバッファ
装置の全体構成を示す概略ブロック図、第２図は第１図
中の入出力制御部の構成を示す概略ブロック図、第３図
は第２図中のＭＰＵバス専用入出力回路の詳細ブロック
図、第４図は第３図中のＰＬＡの状態遷移図、第５図は
第４図中の各状態における信号の制御を示す図、第６図
は第３図中のＰＬＡの他のモードにおける状態遷移図、
第７図中は第６図中の各状態における信号の制御を示す
図、第８図はＤＭＡモードでηＩｉｉ情報を入力する時
のタイミングを説明するタイミング図、第９図は第１図
中のラインバッファ制ａｒａ　＋＋＋ｓの構成を示すブ
ロック図、第１０図は第９図中のアドレス制御回路の詳
細ブロック図、第１１図は第１０図中のラインバッファ
区分ゲート回路の回路図、第１２図は第１１図中のＰＬ
Ａの出力信号の制御を示す図、第１３図はＤＲＡＭアド
レスの生成方法を説明する図、第１４図は第９図中の合
成回路２４の詳細ブロック図、第１６図はラインバッフ
ァ区分の説明図、第１６図は文字画情報と画情報の合成
方式の説明図、第１７図は第１６図に示す各合成方式に
よる合成例を示す図、第１８図は画情報の入出力選択の
説明図、第１９図は第１図中の文字発生部の一部の構成
を示すブロック図、第２゜図は文字画情報の拡大倍率の
説明図、第２１図は行間設定の説明図、第２２図は文字
発生のフォーマット例を示す図である。 １・・・・・・汎用マイクロコンピュータ（ＭＰＵ）、
２・・・・・・制御レジスタ部、３・・・・・・入出力
制御部、４・・・・・・ラインバッファ制脚部、５・・
・・・・文字発生部、６・・・・・・ラインバッファ用
ＲＡＭ（ＢＲＡＭ）、７・・・・・・ダイレクトメモリ
アクセス制御部（ＤＭＡＣ）、Ｓｌ・・・・・・ＭＰＵ
バス　Ｓ２・・・・・・ラインバッファ区分信号バス、
Ｓ３・・・・・・文字画情報合成方式制御バス、Ｓ４・
・・・・・ラインバッファ制御バス、ｓ５・・川・文字
発生イネーブル信号、ｓ６・・・・・・ラインバッファ
空信号、Ｓ８・・・・・・画情報レジスタデータ要求信
号、Ｓ９・・・・・・文字発生終了信号、８１０・・・
・・・割込み信号、Ｓ１１出力画情報バス、Ｓ１２・・
旧人カ画情報バス、８１３・・・・・・参照出力画情報
バス、Ｓ１４・・・・・・文字発生部インターフェイス
バス、Ｓ１５・・・・・・画情報データＤＭＡ要求信号
、Ｓ１６・旧・・ＤＭＡ受付は信号、Ｓ１７・・・・・
符号滞／復号器インターフェイスバス、Ｓ１８・・・・
・・記録部インターフェイスバス、Ｓ１９・・・・・・
読取す部インターフェイスバス、Ｓ２０・・・・・・Ｂ
ＲＡＭ７ドレスバス、Ｓ２１・・・・・・ＢＲＡＭデー
タバス、Ｓ２２・・・・・・データ方向信号、２０１，
２０２．２０３．３０１　。 ３０９．５０１，５０２．５０３・・・・・・レンスタ
、６０４・・・・・・文字コ−）’バッファＪ４ＪＲＡ
Ｍ（ＣＲＡＭ）。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第　３　図 第　５　図 ”’）　　　　Φ　　　　　　さ く　　　）　　　　　、　　　　　　　　９層　　　　
ゞ　斐　　！ ロ 敏 第１１ｖ！Ｊ 第１２図 ４　　　　　　　ＣＤ　　　　　　し　　　　　艶≧　
　　　　≧　　　　　ン　　　　　２ｒ＋１　　　　　
＜　　　　　　　　２　　　　　　−ａ　　　　　　　
＜第１４図 第１５図 第１７図 第１８図

Claims (1)

1. 【特許請求の範囲】 （１）　　ランダムアクセス可能なメモリ手段と、この
   メモリ手段に対する読み書きを行う第１回路手段と、文
   字画情報を発生する第２回路手段と、マイクロコンピュ
   ータ（ＭＰＵ）のバス、前記第２回路手段、および外部
   の１つ以上の画情報入出力手段と前記メモリ手段との間
   で前記第１回路手段を通じて画情報または文字画情報を
   転送する第３回路手段とを具備し、前記第１．第２およ
   び第３回路手段をその動作が前記ＭＰＵより前記バスを
   通じて直接またはレジスタを介して制御できるように構
   成し、かつ前記第３回路手段に転送途中の画情報と文字
   画情報とを前記ＭＰＵから指定される方法で合成する回
   路手段を設けた画情報ラインバッファ装置。 に））前記第２回路手段を、前記ＭＰＵからの制御によ
   って可変の倍率で拡大して文字画情報を発生するように
   構成した特許請求の範囲第１項記載の画情報ラインバッ
   ファ装置。 （３）前記第１回路に、前記メモリ手段に対するアドレ
   ス指定方法を前記ＭＰＵからの制御にしたがって切り替
   える回路手段を設け、前記メモリ手段のメモリ空間をラ
   イン数と１ライン当り容量が可変のラインバッファとし
   て利用するようにした特許請求の範囲第１項または第２
   Ｉ項記載の画情報ラインバッファ装置。