JPS5947334B2 - クロツク制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、クロック制御方式に関し、特に中央処理装置
、主記憶装置、チャネル制御装置、チャネル装置および
コンソール装置で構成される同期式ディジタル計算機本
体装置のクロック制御方式に関する。

同期式ディジタル計算機の本体装置を構成する上記各装
置は単一クロック源、たとえば一つの水晶発振器から得
られるパルスをクロックとして互いに同期して動作させ
ることができる。

また、このように各装置が本体装置に固有の同一パルス
で一斉に各々の制御シーケンスを進めるようになつてい
ることは、クロックを１発ずつ出して各装置の決められ
た動作を確認する上で都合が良い。逆に各装置が互いに
非同期に動作するとすれば、装置間通信に同期化の回路
を必要とし、同期化のオーバヘッドタイムをもたらし、
さらに各装置の動作の確認が困難となる。従来の本体装
置はＴＴＬ小規模集積回路テクノロジーやＣＭＬの小規
模集積回路テクノロジーまたは一部に中規模集積回路を
使つたとしても同一テクノロジーの素子で統一され、本
体装置に固有な周期のクロックで動作し、クロック源か
ら各装置に連続クロツクを供給しておき、クロツク制御
装置から各装置に連続クロツクをゲートする信号を送り
出し、各装置側で連続クロツクをゲート信号でゲートし
て制御クロツクを得るクロツク制御方式を採用している
。

従来のテクノロジーによるゲート１段の遅延時間は数ナ
ノ秒であり、比較的遅く、中央処理装置をはじめ各装置
は連続クロツクと連続クロツクをゲートする信号間の位
相調整や、各装置間の連続クロツクや制御クロツクの位
相調整を遅延素子を用いることによつて比較的容易に制
御できた。最近のデイジタル計算機のテクノロジーは、
数百ゲートの密度をもちゲート速度が数百ピコ秒のＣＭ
Ｌ太規模集積回路を頂点として、ゲート速度が数ナノ秒
のＣＭＬの中規模集積回路や小規模集積回路、ゲート速
度が数ナノ秒から数十ナノ秒のＴＴＬの中規模集積回路
や小規模集積回路さらにゲート速度が数ナノ秒から数百
ナノ秒のＭＯＳの集積回路など多種多様であり、本体装
置に対して価格と性能の比が最適なテクノロジーを適用
する結果、各装置が必要とするクロツクの周期が従来の
デイジタル計算機のように１種類とは限らない。

普通、制御クロツクの開始および停止の制御は最も周期
の短かい中央処理装置を基本に行なわれるため、従来の
クロツク制御方式は複数の周期のクロツクを必要とする
本体装置には適用できない。さらに中央処理装置の基本
クロツクの周期が極めて小さくなると従来のクロツク制
御方式では中央処理装置自身の連続クロツクと制御クロ
ツク間の位相調整や中央処理装置と他装置間のクロツク
の位相調整が著しく困難である。本発明の目的は複数の
周期の連続クロツクと制御タロツクの発生の開始と停止
を制御するクロツク制御方式を提供することにある。

さらに、他の目的は中央処理装置自身の連続クロツクと
制御クロツク間の位相調整や中央処理装置と他装置間の
クロツク位相調整を容易にするクロツク制御方式を提供
することにある。そのため本発明は、基本クロツク周期
を１Ｔとして発生が制御される周期１Ｔ，２Ｔ，・・・
・・・，２ｎ−１Ｔ０ｎ種（ｎは正の整数）の制御クロ
ツクと発生が制御されない周期１Ｔ，２Ｔ，・・・・・
・，２ｎ−１Ｔの自由クロツクを供給するクロツク制御
装置において、上記各制御クロツクは歩進を制御される
ｎビツトの２進カウンタ（制御クロツクカウンタ）の各
桁の出力を用い、上記各自由クロツクは歩進制御されな
いｎビツトの２進カウンタ（自由クロツクカウンタ）の
各桁の出力を用いることを特徴とする。

本発明の実施例の要点は次のとおりである。

（１）中央処理装置のクロツク周期は１Ｔ、チヤネル制
御装置のクロツク周期は２Ｔ、主記憶装置のクロツク周
期は４Ｔ、チヤネル装置のクロツク周期は８Ｔのデイジ
タル計算機本体装置があり、各装置間通信はクロツク同
期で行なわれる。各装置へのクロツクの供給を行なうた
めに、クロツク制御装置がシステムに組込まれる。（２
）クロツク制御装置から各装置へ供給される制御クロツ
クは周期±Ｔのクロツクで歩進される４ビツトの２進カ
ウンタの各桁から得られる。たとえば、中央処理装置へ
供給される周期１Ｔのクロツクはカウンタの最も頻繁に
反転する最下位桁の出力である。またチヤネル装置へ供
給される周期８Ｔのクロツクはカウンタの最上位桁の出
力である。制御クロツク発生の開始と停止は２進カウン
タを歩進させるか歩進させないかで制御する。たとえば
中央処理装置に対し一つのクロツクパルスを供給する場
合は２進カウンタへ２つのクロツクを入れれば良い。（
３）クロツク制御装置から各装置へ供給される自由クロ
ツクは周期＋Ｔのクロツクで歩進される４ビツトの２進
カウンタの各桁から得られる。

このカウンタの歩進は、（２）の制御クロツクを作成す
るカウンタと異なり、クロツク源を切換える場合以外は
停止しない。（２）と同じように中央処理装置へ供給さ
れる周期１Ｔのクロツクはカウンタの最も頻繁に反転す
る最下位桁の出力である。（４）制御クロツクの発生を
一時停止した後、再び発生させる場合は周期１Ｔ，２Ｔ
，４Ｔおよび８Ｔの各制御クロツクが停止した状態の次
の状態から、しかも周期１Ｔ，２Ｔ，４Ｔおよび８Ｔの
各自由クロツクに完全に同期して発生させる。

このためクロツク制御装置は制御クロツクの発生に際し
、制御クロツクカウンタと自由クロツクカウンタの内容
を比較して、制御クロツクカウンタの歩進が開始された
後、これら２つのカウンタの内容が同一になるように制
御クロツクカウンタの歩進開始タイミングを決定する回
路を備える。（５）制御クロツクカウンタおよび自由ク
ロツクカウンタの出力より得られる各周期のクロツクは
各装置のフリツプフロツプまで全く等しい遅延時間を経
て供給される。

問題は中央処理装置内で使用するクロツクの遅延方法で
ある。特に周期１Ｔの極めて周期の短かいパルスが通過
できるような遅延素子を多数使用して遅延時間を得るこ
とは考えられない。そこで制御クロツクカウンタおよび
自由クロツクカウンタの出力を数段のシフトレジスタに
入力して、このシフトレジスタに周期＋Ｔの連続クロツ
クを与えれば、ｉＴの倍数の遅延時間をもつ遅延素子を
実用できる。中央処理装置はチヤネル装置と直接通信し
ないので８Ｔのクロツクは遅延させる必要がない。さら
に、シフトレジスタを８段にして４Ｔの遅延時間を与え
れば遅延された制御クロツクと自由クロツクの位相が全
く等しくなるので、自由クロツクを遅延させるシフトレ
ジスタを省略できる。中央処理装置以外の各装置はクロ
ツク制御装置からカウンタの出力を供給さ粍各装置内に
おかれる位相調整回路により、中央処理装置のクロツク
の位相に合わせる。シフトレジスタで得られる４Ｔの遅
延時間は各装置が中央処理装置のクロツクと位相を調整
するために必要な時間を確保している。（６）複数の中
央処理装置をもつマルチプロセツサシステムではシステ
ムを構成する各装置が１つのクロツク源から得られるク
ロツタパルスに同期して動作させる必要があり、各シス
テムにおかれるクロツク制御装置は自由クロツクと制御
クロツクの発生の開始および停止について、各システム
で完全に同期させるために、相互に通信する機構を備え
る。

また各システムのクロツク制御装置から得られるクロツ
クが相互に同期がとれていることを確認するため、各ク
ロツク制御装置は制御クロツクカウンタと自由クロツク
カウンタの内容を相互に供給しあい、一致を判定する機
構を備える。

（７）システムのクロツクは一般に常用周波数の他に、
保守の余裕度試１験用に常用周波数のプラス、マイナス
５７０程度のマージン周波数があり、マルチプロセツサ
システムでは各システムに常用周波数とマージン周波数
の発振源がある。

本発明のクロツク制御装置はコンソール装置からの指令
によつて基本クロツクの周期を数段階に切換える機構の
ほか、マルチプロセツサシステムの場合いずれかのシス
テムのクロツク源を選択する機構をもつ。

さらにクロツク制御装置の基本クロツクの周期が切換え
られた場合、クロツク制御装置からクロツクの供給を受
けている装置はコンソール装置からの指令によつて、中
央処理装置とのクロツクの位相調整回路を切換える機構
を有する。本発明の実施例を第１図から第４図を用いて
順に説明する。

第１図は１ＣＰＵ（中央処理装置）システムのクロツク
制御装置と他装置の接続関係を示す。

ＳＶＰはサービスプロセツサでありシステムの運転、操
作、監視の機能をもつ。ＣＬＣはクロツク制御装置であ
りＳＶＰの指令に基づいてシステムクロツク周波数の変
更、自由クロツクの開放と閉塞、制御クロツクの開始と
停止を制御し、自由クロツクと制御クロツクをＳＶＰを
除く各装置に分配する。ＣＰＵは中央処理装置でありＣ
ＬＣから周期１Ｔ，２Ｔ，４Ｔの自由クロツクと制御ク
ロツクの供給を受け、命令の解読と実行を制御するため
に各装置に指令を出す。周期１ＴのクロツクはＣＰＵ内
の制御に、周期２Ｔのクロツクはチヤネル制御装置との
通信に、周期４Ｔのクロツクは主記憶装置との通信に使
用する。ＭＳＵは主記憶装置であり、ＣＬＣから周期４
Ｔのクロツクを受けデータの読み出し、書き込み、記憶
、また記憶素子にダイナミツクＭＯＳメモリを使用した
場合はリフレツシユの動作を行なう。制御クロツクはＣ
ＰＵやチヤネル制御装置との通信に、自由クロツクは主
にリフレツシユ制御に使用する。ＣＨＣはチヤネル制御
装置でありＣＬＣから周期２Ｔ，４Ｔ，８Ｔのクロツク
を受け、ＣＰＵからチヤネル装置への入出力オペレーシ
ヨン伝達、チヤネルからＣＰＵへの入出力割込、チヤネ
ル装置からの要求にもとづいてＭＳＵのアクセス等も制
御する。周期２ＴのクロツクはＣＨＣ内の制御とＣＰＵ
との通信に、周期４ＴのクロツクはＭＳＵとの通信に、
周期８Ｔのクロツクはチヤネル装置との通信に使用する
。ＣＨＵはチヤネル装置であり、ＣＬＣから周期８Ｔの
クロツクを受け周辺装置の入出力オペレーシヨンを制御
する。第２図は２ＣＰＵシステムのクロツク制御装置と
他装置の接続関係を示す。

一点鎖線を境としてシステムＯとシステム１に分かれ各
システムは第１図と同じである。第１図と第２図の構成
の違いを説明する。ＣＬＣＯはＳＶＰＯとＳＶＰｌから
指令を受けることができる。またＣＬＣｌはＳＶＰｌと
ＳＶＰＯから指令を受けることができる。ＣＬＣＯとＣ
ＬＣｌは自由クロツクの開放と閉塞、制御クロツクの開
始と停止を両システムで一斉に行なうために通信する他
、各ＣＬＣの自由クロツクカウンタと制御クロツクカウ
ンタの出力を相互に供給しあい、各ＣＬＣでシステム間
のクロツクの周期を確認する。ＣＬＣＯはＣＰＵＯ，Ｍ
ＳＵＯ，ＣＨＣＯ，ＣＨＵＯにクロツクを供給する。Ｃ
ＬＣｌはＣＰＵｌ，ＭＳＵｌ，ＣＨＣｌ，ＣＨＵｌにク
ロ゛ンクを供給する。システム０とシステム１は合体し
て１つのシステムとして動作することもできるし、シス
テム０とシステム１に分割して全く独立なシステムとし
て動作させることもできる。第１図と第２図でＣＰＵ，
ＭＳＵ，ＣＨＣ，ＣＨＵの各装置は複数台で構成するこ
ともできる。

第３図はＣＬＣ及びそれに関連する各装置部分の回路構
成であり、プロツク１〜１４がＣＬＣの構成要素、プロ
ツク１５はＭＳＵの関連部分であり、プロツク９〜１２
の出力がＣＰＵにて使用される。１はクロツク源で常用
発振器（０ＳＣＮ０ＲＭ）、低周波マージン試１験用発
振器（０ＳＣＬ０Ｗ）、高周波マージン試験用発振器（
０ＳＣＨＩＧＨ）を備えており、ＳＶＰからのそれぞれ
の発振器出力をゲートする信号ＳＥＬＥＣＴＮＯＲＭＯ
ＳＣ，ＳＥＬＥＣＴＬＯＷＯＳＣ，ＳＥＬＥＣＴＨＩＧ
ＥＯＳＣにより選択された周波数を出力する。

ＳＥＬＥＣＴＮＯＲＭＯＳＣ信号により選択さイＬる周
波数の周期は＋Ｔであり、以後これが出力されたものと
する。２は周期÷Ｔのパルスを周期Ｔに分周する回路で
あり、電圧変動や温度変動による発振器出力の波形のば
らつきを吸収する。

３はマルチシステムにおいてどちらのクロツク制御装置
のクロツクを使うかを選択する。

シングルシステムではＳＶＰからＳＥＬＥＣＴＬＯＣＡ
ＬＯＳＣ信号が指定される。マルチシステムでは自シス
テムのクロツクを使うのならＳＶＰからＳＥＬＥＣＴＬ
ＯＣＡＬＯＳＣ信号が指定される。

逆，に他システムのクロツクを使うのならＳＶＰからＳ
ＥＬＥＣＴＲＥＭＯＴＥＯＳＣ信号が指定される。ＰＷ
はパルス巾調整回路、ＤＬは遅延調整回路であり、ＤＬ
を調整することによつてシステム間位相調整を行ない、
ＰＷを調整することによつて後述するシステム内周期＋
Ｔのクロツク間の位相調整を行なう。４は周期１Ｔ０Ａ
相クロツクＣＬＡと周期１ＴでＣＬＡと÷Ｔの位相差を
もつＢ相クロツクＣＬＢを作る。

ＣＬＡ（５ＣＬＢの位相調整は３のＰＷで行なう。ＣＬ
Ａ（５ＣＬＢはクロツク制御装置内のフリツプフロツプ
へ供給される。５はＣＬＡとＣＬＢの論理和回路であり
９のシフトレジスタヘクロツクを供給する。

６は１１の自由クロツクカウンタの歩進クロツク作成回
路であり、マルチシステムではＳＶＰからＭＵＬＴＩＳ
ＹＳＴＥＭＭＯＤＥ信号が指定され、両システムの自由
クロツクカウンタの内容が全く同一になるように歩進タ
ロツクの開放、閉塞を制御する。

７は９の制御クロツクカウンタの歩進クロツク作成回路
であり、制御クロツクの発生を開始する場合は開始後自
由クロツクカウンタと制御クロツクの内容が全く同一に
なるように歩進クロツクの開始を制御する。

即ち回路１３によつて制御クロツクカウンタ８と自由ク
ロツク１１とが同一のカウントイ直になつたことが検出
されると、スタートタイミング（ＳＴＡＲＴＴＩＭＩＮ
Ｇ）信号が発生される。

一方、制御クロツクスタートリクエスト（ＣＯＮＴＲＯ
ＬＣＬＯＣＫＳＴＡＲＴＲＥＱ）信号がＦＦ（ＳＴＡＲ
ＴＲＥＱ）にセツトされると、上記スタートタイミング
信号と論理積がとられて、その出力は複数のＦＦ（ＳＹ
Ｎ７〜ＳＹＮｌ）を介してスタートＦＦ（ＳＴＡＲＴ）
をセツトするのに用いられる。該ＦＦ（ＳＴＡＲＴ）が
セツトされることによりＦＦ（ＳＴＡＲＴＡ，ＳＴＡＲ
ＴＢ）がセツトされ、−ＦＴクロツクが制御クロツクカ
ウンタ８への歩進クロツクとして供給される。尚、複数
のＦＦ（ＳＹＮ７〜ＳＹＮｌ）を介するのは、以下の理
由による。即ち回路１３が両カウンタの値の一致を検出
した後、直ちに制御クロツクカウンタへのクロツク供給
を開始したとしても、その間の遅れによつて両カウンタ
の値はずれてしまう。そこで、制御クロツクカウンタの
動作開始は、回路１３が次に再度一致を検出するタイミ
ングに一致するように、初めのスタートタイミング信号
を８Ｔ分遅らせているものである。

尚、第４図のタイムチヤートにより判る如く、ＳＹＮ７
は＋ＴクロツクのＡ相（ＣＬＡ）でＳＹＮ６〜ＳＹＮｌ
，ＳＴＡＲＴ，ＳＴＡＲＴＡは−ＴクロツクのＢ相（Ｃ
ＬＢ）で、またＳＴＡＲＴＢはＡ相（ＣＬＡ）でトリガ
される。よつて回路１３が一致を検出した時点（第４図
の中央部、（ＦＣＣＯ＝ＣＣＣＯ）△（ＦＣＣｌ＝ＣＣ
Ｃｌ）△（ＦＣＣ２＝ＣＣＣ２）と記された時点）から
、ＳＴＡＲＴＢがセツトされるまでの遅延は丁度８Ｔに
なる。またマルチシステムではＳＶＰからＭＵＬＴＩＳ
ＹＳＴＥＭＭＯＤＥ信号が指定され、両システムの制御
クロツクカウンタの内容が全く同一になるように歩進ク
ロツクの開始と停止を制御する。８は制御クロツクカウ
ンタで４ビツトの２進カウンタである。

電源投入時にクロツクを停止した状態に初期設定される
。９は制御タロツクカウンタの状態を４Ｔの時間だけ遅
延させるためのシフトレジスタであり、出力はＣＰＵの
制御クロツクとなる。

１０はＣＰＵＯＡ相の制御クロツクＣＩＴＡを＋Ｔだけ
遅延させたＣＰＵＯＢ相の制御クロツクＣＩＴＢを作る
回路である。

１１は自由クロツクカウンタで４ビツトの２進カウンタ
である。

電源投入時にクロツクを停止した状態に初期設定される
。１２はＣＰＵＯ）Ａ相の自由クロツクＦＩＴＡを←Ｔ
だけ遅延させたＣＰＵ（７）Ｂ相の自由タロツクＦｌＴ
Ｂを作る回路である。

９のシフトレジスタは正確に４Ｔだけ遅延させており、
自由クロツクカウンタの出力を４Ｔ遅延させても自由ク
ロツクカウンタの出力と全く同じになるので、自由クロ
ツクカウンタの出力を遅延させるシフトレジスタは省略
できる。

１３は自由クロツクの閉塞と制御タロツクの開始のタイ
ミングを作る回路であり、制御クロツクカウンタ８の上
位３ビツト（ＣＣＣＯ〜ＣＣＣｌ）と自由クロツクカウ
ンタの上位３ビツト（ＦＣＣＯ〜ＦＣＣ２）との一致を
検出する。

尚、両カウンタの最下位ビツト（ＣＣＣ３，ＦＣＣ３）
、即ち最もひんばんに変化するビツトの比較をしないの
は、そのような高速に変化する信号の検出、制御が難し
く、そのため制御クロツクカウンタの停止は必らずＣＣ
Ｃ３＝１の状態（第４図のタイムチヤートでは高レベル
の状態）で生じるようにして、その比較を不要としてい
るためである。制御クロツクの発生が開始される場合は
自由クロツクは既に開放されており、自由クロツクの発
生が閉塞される場合は制御クロツクは既に停止されてい
るようにＳＶＰはクロツク制御装置に指令を出す。１４
はマルチシステムにおいて各クロツク制御装置が自由ク
ロツクカウンタの内容と制御クロツクカウンタの内容を
相互に供給しあい、両システム間の同期を確認する回路
である。

システム間の信号伝送に＋Ｔの時間を要するためＣＣＣ
３とＦＣＣ３は比較できず除かれる。１５はＭＳＵ内の
自由クロツクと制御クロツクの位相調整と人力パルスの
立下りを検出する回路である。

ＣＰＵはクロツク制御装置以外にほとんど位相調整回路
を持てないので、ＭＳＵ，ＣＨＣ，ＣＨＵ各装置がＣＰ
Ｕの位相にあわせる。９のシフトレジスタによる４Ｔの
遅延時間は各装置が調整に必要な時間を確保している。

１でクロツク源の発振器が変更されるとＳＶＰはＣＰＵ
以外の各装置に対し位相調整回路の切換えを指定する。

クロツク源に対するＳＥＬＥＣＴＮＯＲＭＯＳＣ信号と
各装置に対するＮＯＲＭＯＳＣＳＥＬＥＣＴＥＤ信号が
対応する。これにより、ＣＰＵと各装置の位相があわさ
れる。

第４図は第３図の回路構成にもとづくクロツク制御装置
の主要な動作のタイムチヤートである。

図では自由クロツクの開放および制御クロツクの開始は
初期状態から始まる例を上げている。制御クロツクは周
期１Ｔのクロツクを６発だけ出すような例を上げている
が、この数が任意となるようにＳＶＰとＣＬＣの間で制
御する回路があり、本実施例では省略されている。以上
説明したように本発明のクロツク制御方式は中央処理装
置の高速化と高密度化が進んで中央処理装置と中央処理
装置以外の装置の速度差が大きく開き、中央処理装置の
基本クロツク周期を１Ｔとして各装置が基本クロツク周
期の倍数の複数の周期のクロツクを使用するようなデイ
ジタル計算機のクロツク制御を容易に実現でき、中央処
理装置のクロツクを１発ずつ出して、各装置の決められ
た動作を追跡できる手段を与える利点をもつている。

またクロツク制御装置によるシステム間通信はマルチシ
ステムのクロツク制御系を単純化する。さらに、ＳＶＰ
によるシステムのクロツク源の切換えや自由クロツクと
制御クロツクの開始と停止の制御は人手の介入をなくし
、クロツク制御をソフトウエアで自動的に行なう手段を
与える利点をももつている。

【図面の簡単な説明】

第１図は、１ＣＰＵシステムのクロツク制御装置と他装
置の接続関係を示す図、第２図は、２ＣＰＵシステムの
クロツク制御装置と他装置の接続関係を示す図、第３図
は、ＣＬＣの回路構成図、第４図は動作タイムチヤート
である。 第３図において１はクロツク源、６は自由クロツクカウ
ンタの歩進クロツク作成回路、７は制御クロツクカウン
タの歩進クロツク作成回路、８は制御クロツクカウンタ
、９はシフトレジスタ、１１は自由クロツクカウンタを
示す。

Claims (1)

1. 【特許請求の範囲】 １ 基本クロック周期を１Ｔとして発生が制御される周
   期１Ｔ、２Ｔ、・・・、２＾ｎ＾−＾１Ｔのｎ種（ｎは
   正の整数）の各制御クロックは歩進を制御されるｎビッ
   トの２進カウンタ（制御クロックカウンタ）の各桁の出
   力を用い、発生が制御されない周期１Ｔ、２Ｔ、・・・
   、２＾ｎ＾−＾１Ｔのｎ種の各自由クロックは歩進を制
   御されないｎビットの２進カウンタ（自由クロックカウ
   ンタ）の各桁の出力を用いるクロック制御装置において
   、上記クロック制御装置は制御クロックの発生を一時停
   止させた後、再び発生させる場合は制御クロックカウン
   タの内容と自由クロックカウンタの内容を比較して、制
   御クロックカウンタの歩進が開始された後、両者が同一
   内容になるように、制御クロックカウンタの歩進開始タ
   イミングを決定する回路を有することを特徴とするクロ
   ック制御方式。 ２ 上記クロック制御装置は複数の中央処理装置をもつ
   マルチプロセッサシステムにおいては各システム時に配
   置され、各システムの制御クロックカウンタあるいは自
   由クロックカウンタの歩進の開始あるいは停止が行なわ
   れる場合は、各システムの上記カウンタの内容が常に同
   一になるように、制御クロックカウンタあるいは自由ク
   ロックカウンタの歩進の開始あるいは停止のタイミング
   を相互に通信する回路を有し、さらに各システムのクロ
   ック制御装置は制御クロックカウンタおよび自由クロッ
   クカウンタの出力を相互に供給しあい、各システムのク
   ロックの同期がとれていることを確認する回路を有する
   ことを特徴とする特許請求の範囲第１項記載のクロック
   制御方式。