JPS593677A - 並列同期動作制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、入力され−だクロック信号を内蔵しだ分周
回路で分周し、動作タイ−ミング制御用の分周信号を形
成する複数のマイクロプロセッサを並列同期動作させる
並列同期動作制御方法に関し、クロック信号を利用した
簡単な方法で各マイクロプロセッサの分周信号の位相を
一致させようとするものである。

従来、マイクロプロセッサ（以下プロセッサと称する）
は集積回路化されるとともに機能性および処理速度など
の向上が計られているが、大型コンピュータの故障診断
機能のような本格的な故障診断機能を有していないため
、プロセッサを用いた装置に高信頼性が要求される場合
には、重要な回路部分をエヌ　アウト　オブエム（Ｎ　
ｏｕｔ　ｏｆ　Ｍ　）などの並列冗長系で構成して故障
の検出および処理を行なう必要かある。

そして前述の並列冗長系を構成するためには、複数のプ
ロセッサを並列に設けるとともに、マシーンサイクルで
の同期をとって並列同期動作を行なわせる必要がある。

しかし、たとえばインテル社製の８０８５Ａ型プロセツ
サのように、入力されたクロック信号を分周して動作タ
イミング制御用の分周信号を形成する分周回路を内蔵し
た複数のマイクロプロセッサを用いる場合は、各プロセ
ッサに同一のクロック信号を入力しても各プロ乍ツサの
分周信号の位相が一致りないため、マシーンサイクルで
の同期をとることが不可能になり、並列同期動作を行な
わせることが不可能になる。

この発明は、前記の点に留意してなされたものであり、
入力されたクロック信号を内蔵しだ分周回路で分周し動
作タイミング制御用の分周信号を形成する複数のマイク
ロプロセッサを並列同期動作させる並列同期動作制御方
法において、所定の前記マイクロプロセッサに常に前記
クロック信号を入力するとともに、前記所定のマイクロ
プロセッサの前記分周信号からなる基準分周信号と、前
記他のマイクロプロセッサそれぞれの前記分周信号から
なる副分周信号それぞ霞悸前記クロック信号のタイミン
グで比較し、前記基準分周信号の論理レベルと前記副分
周信号それぞれの論理レベルとが一致しないときに、一
致しない副分周信号の論理レベルに前記基準分周信号の
論理レベルが一致するまで前記一致しない副分周信号を
出力するマイクロプロセッサへの前記クロック信号の入
力をしゃ断し、前記基準分周信号の位相と前記各副分周
信号それぞれの位相とを一致させることを特徴とする並
列同期動作制御方法である。

しだがって、クロック信号を用いた簡単な手法で基準分
周信号の位相と各副分周信号それぞれの位相とを一致さ
せることができるため、各マイクロプロセッサの動作タ
イミングの制御を同一位相の分局信号で行なうことがで
き、マシーンサイクルでの同期をとって各マイクロプロ
セッサを並列同期動作させることができる。

つぎにこの発明を、そのｌ実施例を示した第１図以下の
図面とともに説明する。

第１図において、（１１、（２＋それぞれはインテル社
製の８０８５Ａ型プロセツサからなる第１．第２マイク
ロプロセツサであシ、プロセッサ（１）に、クロック入
力端子（ｘａ）　、反転クロック入力端子（Ｘａ）　、
　ｌ）セット入力端子（ｒａ）および分周出力端子（ｏ
ａ）が設けられるとともに、プロセッサ（２）に、クロ
ック入力端子（ｘｂ）　、反転クロック入力端子（ｘｂ
）　、　ＩＪ上セツト力端子（ｒｂ）および分周出力端
子（ｏｂ）が設けられそいる。

そして８０８５Ａ型プロセツサは、クロック入力端子に
第２図（ａ）のクロック信号を入力するとともに、反転
クロック入力端子にクロック信号を反転した反転クロッ
ク信号を入力すると、内蔵しだ分周回路の動作により、
同図（ｂ）に示すように、クロック信号を２分周した波
形の分周信号が分周出力端子から出力されるとともに、
該分周信号に同期してプロセッサが動作し、同図（ｃ）
に示すように、たとえばｊａ時に、リセット指令用の論
理０（以下１ゝｏ″と称する）のリセット信号がリセッ
ト入力端子に入力されると、同図（ｂ）の実線８ａに示
す分周信号の変化、すなわちｔａ時以降における分周信
号の論理１（以下１１１＋７と称する）からゝ０″への
最初の立ち下がりの変化に同期してリセット信号が取り
込まれ、プロセッサが初期リセットされるとともに、同
図（ｂ）の実線Ｓｂに示す分周信号の変化、すなわち分
周信号が１１０″からゝ１１″に再び立ち上がる変化に
同期して、同図（Ｃ）のｔｂ時に示すように、プロセッ
サのリセット出力端子（図示せず）からゝ゛１″のリセ
ット表示信号、すなわちリセット状態にあることを示す
信号が出力される。

さらに、第２図（Ｃ）に示すように、ｔｃ時にリセット
信号がしゃ断され、リセット入力端子のレベルが１１０
“からゞ′１“に立ち上がると、同図（ｂ）の実線Ｓｃ
に示す分周信号の変化、すなわちｔｃ時以降における分
周信号のゝゝ１″からゝゝ０“への最初の変化に同期し
てリセット信号のしゃ断が検知され、同図（ｂ）の実線
Ｓｄに示す分周信号の変化、すなわち分周信号がゞゝ０
″からゝゝ＋ＩＩに再び立ち上がる変化に同期して、同
図（ｄ）のＬｄ時に示すように、リセット出力端子から
の１１　＋　７７のリセット表示信号がしゃ断されると
ともに、プロセッサが、入力されたプログラムの先頭か
ら実行を開始する。

また、第１図において、（３）はクロック信号ＣＫをプ
ロセッサ（１）のクロック入力端子（ｘａ）に出力する
クロック発振器、（４）はクロック信号ＯＫを反転して
プロセッサ（１）の反転クロック入力端子（ｘａ）に反
転クロック信号を出力する第１インバータ、（５）は両
プロセッサ（１）、１２）の分周信号Ｃｍ、Ｃｓが入力
されるイクスクルーシブノアゲート（以下ＥＮＲと称す
る）、（６）はＥＮＲ（５）の出力信号Ｇａがデータ入
力端子（ｄａ）に入力される第１フリツプフロツプであ
り、トリガ入力端子（ｔａ）にクロック信号ＯＫが入力
される。（７）は一方の入力端子にクロック信号ＯＫが
入力されるアンドゲートであり、他方の入力端子にフリ
ップフロップ（６）のＱ出力端子（Ｃ１，ａ）の出力信
号が入力されるとともに、出力信号をプロセッサ（２）
のクロック入力端子（ＸＩ））に出力する芦ヘンドゲー
ト（７）の出力信号を反転してプロセッサ（２）の反転
クロック入力端子（ｘｂ）に送出する第２インバータで
ある。

まだ、（９）は両プロセッサｆｉｌ　、　ｆ２＋それぞ
れの分周出力端子（ｂ’ｉｌ）　、（’ｏ“ｂ）に入力
端子が接続されたノアゲート、ｑＯはノアゲート（９）
の出力信号がゲート入力端子（ｂｂ）に入力される第２
フリツプフロツプであり、Ｑ出力端子（ｑｂ）が両プロ
セッサｆｌｌ　、　ｆ２）それぞれのリセット入力端子
（１７ａ）、（ｉｂ）に接続されている。

さらに、（１］）はシュミット回路０乃を有するリセッ
ト部であり、シュミット回路（１３の出力端子がフリッ
プフロップ（１０のデータ入力端子（ｄｂ）およびクリ
ア端子（Ｏｌ＞に接続され、シュミット回路Ｏｚの入力
端子がリセットスイッチ（１３を介して接地されるとと
もに、抵抗（１４）を介して電源端子αＣ）に接続され
ている。なお、スイッチａ：＋に並列にコンデンサ０９
が設けられ、抵抗Ｑ４）およびコンデンサ（皺にょシミ
源投入時の時定数回路が形成されるとともに、抵抗Ｑ４
）に並列にダイオードＭが設けられている。

そして電源を投入すると、クロック発振器（３）が動作
し、第３図（ａ）に示すように、Ｃ１時、　Ｃ２時。

む３時、　Ｃ４時、む５時・・・それぞれに１１０″か
らゝＸ１″に変化する周期Ｔａのクロック信号ＣＫかク
ロック発振器（３）から出力され、該クロック信号ＯＫ
が所定のプロセッサすなわちプロセッサ（１）のクロッ
ク入力端子（Ｘａ）に入力されるとともに、クロック信
号ＯＫがインバータ（４）で反転され、インバータ（４
）からプロセッサ（１）の反転クロック入力端子向に反
転クロック信号が入力され、プロセッサ（１）の分局出
力端子（Ｏａ）から、同図（ｂ）に示すように、Ｌ２′
時、Ｌ４′時。

・・・それぞれにゝゝ０″からゝゝ１″に反転するとと
もに、Ｃ３′時、１５１時、・・・それぞれにゝ１１“
から１１０Ｉｔに反転する周期Ｔｂの分周信号、すなわ
ち基準分周信号Ｃｍが出力される。

一方、ｕ時、　Ｃ２時には、基準分周信号Ｃ…の論理レ
ベルが１１Ｏ“であり、また、第２図（ｅ）　Ｋ示すよ
うに、プロセッサ（２）の分周出力端子（Ｏｂ）から出
力される分周信号、すなわち副分周信号Ｃ８の論理レベ
ルもｌゝ０“であるだめ、ＥＮＲ（５１にはゝ１０″の
基準分周信号Ｃｍ　、！：ゝゝ０″の副分周信号Ｏｓと
が入力され、両分局信号Ｃｍ　、Ｃｓの論理レベルが一
致しているため、ＥＮＲｆ５）　’７）出力信号Ｇａが
１１１″になる。

また、Ｃ１時、　Ｃ２時、も３時、　Ｃ４時、む５時、
・それぞれにおけるクロック信号ＧＫのゝゝ０″から１
ゞｌ″の立ち上がりにより、フリップフロップ（６）が
トリガされ、データ入力端子（ｄａ）に伝送された出力
信号Ｇａがブリップフロップｉ６）にラッチされるため
、Ｃ１時。

Ｃ２時にはＱ出力端子（ｑａ）からアンドゲート（７）
にゝゝ１″の出力信号が出力される。

そこで第３図（ｄ）に示すように、２周期のクロック信
号ＯＫがアンドゲート（７）を介してプロセッサ【２）
のクロック入力端子（ｘｂ）に入力されるとともに、ア
ンドゲート（７）を介したクロック信号ＯＫがインバー
タ（８）で反転され、インバータ（８）からプロセッサ
（２）の反転クロック入力端子（ｘｂ）に、クロック信
号ＯＫを反転した反転クロック信号が入力され、分周出
力端子（ｏｂ）から副分周信号Ｃｓが出力され始める。

しかし、基準分周信号Ｃｍの位相と副分周信連モ位相と
が異なるだめ、１３時には、第３図（ｂ）、（Ｃ）それ
ぞれに示すよう忙、基準分周信号Ｃｒｎの論理レベルが
ゝゝ１″になるとともに、副分局信号Ｏ８の論理レベル
が１１０″になり、ＥＮＲ（５）の出力信号がゝゝ０″
になる。

したがって１；３時にはフリップフロップ（６）のＱ出
力端子（９ａ）の出力信号がゝ′０″になり、第３図（
ｄ）に示すように、も３時からも４時までの１周期の間
、アンドゲート（７）からプロセッサ＋２１へのクロッ
ク信号ＯＫがしゃ断され、副分周信号Ｏｓはゝゝ０″に
保持される。

そして第３図（ｂ）に示すように、ｔ４時には基準分周
信号Ｃｍがゞゝ０″になシ、基準分周信号Ｃｍの論理レ
ベルと副分周信号Ｃｓの論理レベルとが一致するため、
同図（ｄ）に示すように、アンドゲート（７）からプロ
セッサ（２）に再びクワツク信号ＯＫが出力され、この
とき、基準分周信号Ｃｍの位相と副分周信号Ｏｓの位相
とがクロック信号ＯＫのタイミングで一致するため、同
図（ｂ）　、　（０）それぞれに示すように、Ｌ４時以
降には両分局信号Ｃａｎ　、Ｏｓが同一位相で変化する
。

一方、電源投入時には、シュミット回路ｏ２の入力がゝ
ゝ０″になるため、抵抗α（イ）、コンデンサ（ｌυお
よびシュミット回路０功で定まる所定時間、第３図（ｅ
）に示すように、シュミット回路（１２の出力信号Ｇｂ
が１１０ＬＬに保持され、シュミット回路ｏ２の出力信
号Ｇｂが１ゝＯ″であるため、第２７リツプフロツプｒ
＋□がクリアされ、同図げ）に示すように、第２フリツ
プフロツプｒｌＯのＱ出力端子（（Ｉｂ）の出力信号Ｇ
ｄがゝゞｏ″に保持され、両プロセッサｆｌ）　、　（
２＋のリセット六方端子（Ｒａ）、（Ｒｂ）にゝ゛０”
のリセット信号がへカされる。

なお、前述の所定時間は、両分局信号Ｃｒｎ、Ｏｓの位
相が一致するまでの時間より十分長い時間に設定されて
いる。

そして所定時間が経過して第３図（ｅ）に示すように、
ｔ５時以降のｔｘ時にシュミット回路α功の出力信号Ｇ
ｂがゝゝ０″からゝゝ１“に変化し、フリップフロップ
ｆＩＯのリセットが解除されると、同図（ｂ）　、　＜
ｃ＞それぞれに示すように、ｔｘ時以降のｔｙ時におけ
る両分局信号Ｃｍ　、　Ｃｓの最初のゝゝ１″からゝゝ
ｏ″への変化により、ノアゲート（９）の出力信号がゝ
ゞｏ″からゝゝ１〃に変化し、フリップフロップイ頂か
トリガされ、このときフリップフロップ＋’ｌ□のデー
タ入力端子（ｄｂ）にシュミット回路０功のゞゝＩ　Ｌ
Ｌの出カ信％Ｇｂが入力されているため、同図げ）に示
すように、ｔｚ時にＱ出力端子（ｑｂ）の出力信号Ｇｄ
かゝゝ１″になり、両プロセッサｍ、　（２１のリセッ
ト信号が同時にしゃ断され、同図（ｂ）　、　（Ｃ）そ
れぞれに示すように、両プロセッサ（１）。

（２＋のリセット信号がしゃ断された後のｔｚ’時に、
両分局信号Ｃｒｎ、Ｏｓが同時に１ゝ０“からゝゝ１″
に変化すると、両分局信号Ｃｍ、Ｏｓのゝ１０″からゝ
ゝ１″への変化に同期してリセット信号のしゃ断が検知
され、両マイクロプロセッサｆｉｌ　、　＋２１が、入
力されたプログラムの先頭から同時に実行し始める。

なお、リセットスイッチα艷を操作したときにも、前述
と同様の動作によシ、両プロセッサイ１）　、　１２）
のリセット信号が同時にしゃ断され、両プロセッサ（１
１，（２１が入力されたプログラムの先頭から同時に　
４実行し始める。

したがって前記実施例によると、ＥＮＲ（５）およびフ
リップフロップ（６）、アンドゲート（７）により、ク
ロック信号ＯＫを利用した簡単な方法で基準分周信号Ｃ
Ａｎの位相と副分周信号Ｃｓの位相とが一致するように
制御できるとともに、ノアゲート（９）およびフリップ
フロップ（１ｏ、リセット部（１１）により、両プロセ
ッサｉｌｌ　、　（２１のリセットが同時に解除され、
両プロセッサ＋１１　、　＋２１のマシーンサイクルの
同期をとって入力されたプログラムの実行を同時に開始
させることができ、たとえば、両プロセッサｆｌ）　、
　＋２１によシ故障検出確率の高い並列冗長系を構成し
て信頼性を高めることができる。

なお、前記実施例では２台のプロセッサｍ　、　ｆ２１
忙適用したが、３台以上のプロセッサに適用する場合に
は、ＥＮＲｆ５）　、フリップフロップ（６）、アンド
ゲート（７）からなる同期回路の数を増加させるととも
に、ノアゲート（９）の大刀端子の数を増加させればよ
い。

【図面の簡単な説明】

図面はこの発明の並列同期動作制御方法の１実施例を示
し、第１図はブロック結線図、第２図（ａ）〜（ｄ）は
第１図のマイクロプロセッサの動作説明用タイミングチ
ャート、第３図（ａ）〜（ｆ）は電源投入時の第１図の
動作説明用タイミングチャートである。 ｆｌｌ　、　ｒ２＋・マイクロプロセッサ、（３）・・
・クロック発振器、（５）・・・イクスクルーシブノア
ゲート、（６）　、　ｒｌ［）・・・フリップフロップ
、（７）・・・アンドゲート、（９）・・・ノアゲート
、０刀・・・リセット部。 代理人　弁理士　　藤田龍太部

Claims (1)

1. 【特許請求の範囲】 ■　入力されたクロック信号を内蔵しだ分周回路で分周
   し動作タイミング制御用の分周信号を形成する複数のマ
   イクロプロセッサを並列同期動作させる並列同期動作制
   御方法において、所定の前記マイクロプロセッサに前記
   クロック信号を入力するとともに、前記所定のマイクロ
   プロセッサの前記分周信号からなる基準分周信号と、前
   記側のマイクロプロセッサそれぞれの前記分周信号から
   なる副分周信号それぞｈ’ｃ翁記り・ツク信号のタイミ
   ングで比較し一前記基準分周信号の論理レベルと前記副
   分周信号それぞれの論理レベルとが一致しないときに、
   一致しない副分周信号の論理レベルに前記基準分周信号
   の論理−レベルが一致するまで前記一致しない副分周信
   号を出力するマイクロプロセッサへの前記クロック信号
   の入力をしゃ断し、前記基準分周信号の位相と前記各副
   分周信号それぞれの位相とを一致させることを特徴とす
   る並列同期動作制御方法。 ■　電源投入およびリセット操作を行なう際に、基準分
   周信号の位相とすべての副分周信号の位相とが一致した
   ときに、各マイクロプロセッサにリセット信号を入力し
   、前記マイクロプロセッサを前記基準分周信号に同期し
   た同一タイミングでリセットを解除したことを特徴とす
   る特許請求の範囲第１項に記載の並列同期動作制御方法
   。