JPS594734B2 - 操作時間発生方式 - Google Patents
操作時間発生方式Info
- Publication number
- JPS594734B2 JPS594734B2 JP10459380A JP10459380A JPS594734B2 JP S594734 B2 JPS594734 B2 JP S594734B2 JP 10459380 A JP10459380 A JP 10459380A JP 10459380 A JP10459380 A JP 10459380A JP S594734 B2 JPS594734 B2 JP S594734B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- time
- address
- channel
- operation time
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は操作時間発生方式に関し、特に情報処理装置に
おいて、スタート信号を入力してから複数個のデータチ
ャンネルの信号をそれぞれ決められた時間の間オンまた
はオフにして、各チャンネルに所定時間だけ信号の送受
信を行なわせたり、または送受信の中継を行なわせる操
作時間発生方式に関する。
おいて、スタート信号を入力してから複数個のデータチ
ャンネルの信号をそれぞれ決められた時間の間オンまた
はオフにして、各チャンネルに所定時間だけ信号の送受
信を行なわせたり、または送受信の中継を行なわせる操
作時間発生方式に関する。
複数のデータチャンネルを有する情報処理装置において
は、各チャンネルを所定時間だけ信号の送受信または逆
に送受信の中継を行なわせることがしばしば必要になる
。
は、各チャンネルを所定時間だけ信号の送受信または逆
に送受信の中継を行なわせることがしばしば必要になる
。
このような場合、従来は第１図に示す如く、情報処理装
置Ａ、Ｂを接続するデータチャンネルＣＨＩ至ｃＨｎｆ
１毎に設けられたスイッチＳＷＩ乃至ＳＷｎｆ１と、操
作時間発生回路Ｃに設けられた時間発生器Ｔ１乃至Ｔｎ
ｆｌにより、各チャンネル毎にスタート信号Ｐを基準点
にして送受信またはそれを中継させる操作時間を設定し
ていた。
置Ａ、Ｂを接続するデータチャンネルＣＨＩ至ｃＨｎｆ
１毎に設けられたスイッチＳＷＩ乃至ＳＷｎｆ１と、操
作時間発生回路Ｃに設けられた時間発生器Ｔ１乃至Ｔｎ
ｆｌにより、各チャンネル毎にスタート信号Ｐを基準点
にして送受信またはそれを中継させる操作時間を設定し
ていた。
このため時間発生器が各チャンネル毎１こ必要になり、
それだけハード量が大きくなり、機構が複雑化するとい
う問題がある。本発明はこのような問題点を改善するた
めにメモリを使用して時間発生器を各チャンネル毎会こ
装備することなく、各チャンネルに別々の操作時間信号
を発生させることができ、しかもハード部分が簡略化さ
れる操作時間発生方式の提供することを目的とするもの
であつて、このために本発明における操作時間発生方式
では、複数のチャンネルにそれぞれ設定された操作時間
データを各チャンネルに割当てられたアドレスに記憶す
る第１メモリと、スタート信号と同時に所定単位周期の
基準信号列を発生する基準時間発生器と、最初の基準信
号に第１メモリの操作時間データを読出して同一アドレ
スに記憶する第２メモリと、第２メモリの時間データを
読出して所定値の減算を施し減算結果が零になるとオー
バーフロー信号を発生する演算器と、基準信号が発生ざ
れる毎に上記演算器によつて減算を施された各チャンネ
ルの時間データを第２メモリの同じアドレスＩこ再書込
みざせる書込手段と、第２メモリのアドレスをデコード
してデコードされたアドレスに対応するチヤンネルに出
力信号を発生するデコードと、上記演算器からのオーバ
ーフロー信号と上記デコーダからの出力信号が一致した
チヤネルをラツチするラツチ手段とを設けることにより
、同時に複数のチヤネルに別々の操作時間信号を発生さ
せることを特徴とする。
それだけハード量が大きくなり、機構が複雑化するとい
う問題がある。本発明はこのような問題点を改善するた
めにメモリを使用して時間発生器を各チャンネル毎会こ
装備することなく、各チャンネルに別々の操作時間信号
を発生させることができ、しかもハード部分が簡略化さ
れる操作時間発生方式の提供することを目的とするもの
であつて、このために本発明における操作時間発生方式
では、複数のチャンネルにそれぞれ設定された操作時間
データを各チャンネルに割当てられたアドレスに記憶す
る第１メモリと、スタート信号と同時に所定単位周期の
基準信号列を発生する基準時間発生器と、最初の基準信
号に第１メモリの操作時間データを読出して同一アドレ
スに記憶する第２メモリと、第２メモリの時間データを
読出して所定値の減算を施し減算結果が零になるとオー
バーフロー信号を発生する演算器と、基準信号が発生ざ
れる毎に上記演算器によつて減算を施された各チャンネ
ルの時間データを第２メモリの同じアドレスＩこ再書込
みざせる書込手段と、第２メモリのアドレスをデコード
してデコードされたアドレスに対応するチヤンネルに出
力信号を発生するデコードと、上記演算器からのオーバ
ーフロー信号と上記デコーダからの出力信号が一致した
チヤネルをラツチするラツチ手段とを設けることにより
、同時に複数のチヤネルに別々の操作時間信号を発生さ
せることを特徴とする。
以下本発明の一実施例を第２図乃至第４図にもとづき説
明する。
明する。
第２図は本発明の一実施例構成を示し、第３図および第
４図はその動作説明を示すタイムチヤートである。
４図はその動作説明を示すタイムチヤートである。
図中、１は時間設定器、２はアドレス切替器、３は第１
メモリ、４はデータ切替器、５は第２メモリ、６は演算
器、７はアドレスカウンタ、８は基準時間発生器、９は
デコーダ、１０はラツチ回路である。
メモリ、４はデータ切替器、５は第２メモリ、６は演算
器、７はアドレスカウンタ、８は基準時間発生器、９は
デコーダ、１０はラツチ回路である。
第２図の動作を第３図および第４図のタイムチヤートと
ともに説明する。
ともに説明する。
操作時間発生動作に先立ち、あらかじめ時間設定器１に
より、チヤンネルＣＨｌ乃至ＣＨｎ＋，Ｉこ対する所定
の操作時間とチヤンネルＣＨｌ乃至ＣＨｎ＋，３こ割当
てられたライトアドレス（Ｏ乃至ｎ１すなわちチヤンネ
ルＣＨｌｌこはＯ番地、チヤネルＣＨ２ｋこは１番地、
・・・・・・チヤンネルＣＨｎ＋１にはｎ番地が割当て
られる）を設定して、第１メモリ３１こ書込んでおく。
より、チヤンネルＣＨｌ乃至ＣＨｎ＋，Ｉこ対する所定
の操作時間とチヤンネルＣＨｌ乃至ＣＨｎ＋，３こ割当
てられたライトアドレス（Ｏ乃至ｎ１すなわちチヤンネ
ルＣＨｌｌこはＯ番地、チヤネルＣＨ２ｋこは１番地、
・・・・・・チヤンネルＣＨｎ＋１にはｎ番地が割当て
られる）を設定して、第１メモリ３１こ書込んでおく。
いまスタート信号Ｐがアドレスカウンタ７と基準時間発
生器８雪こ印加されると、アドレスカウンタ７は図示し
ないクロツク源からのクロツク信号を受けて、基準時間
発生器８からの基準信号Ｓが印加される毎に、チヤンネ
ル数に等しい（ｎ＋１）個の第１メモリ３１こ対するリ
ードアドレスＲ１と第２メモリ５に対するアドレスを発
生する（第３図Ａ，ｂ）。
生器８雪こ印加されると、アドレスカウンタ７は図示し
ないクロツク源からのクロツク信号を受けて、基準時間
発生器８からの基準信号Ｓが印加される毎に、チヤンネ
ル数に等しい（ｎ＋１）個の第１メモリ３１こ対するリ
ードアドレスＲ１と第２メモリ５に対するアドレスを発
生する（第３図Ａ，ｂ）。
ここでクロツク信号の周期は、基準信号Ｓの周期Ｔの期
間中をこ（ｎ＋１）個のアドレスを発生できるように、
周期Ｔより充分小さく選定される。まず第１メモリ３に
対するリードアドレスＲ１の最初のアドレスＯがアドレ
ス切替器２を経由して第１メモリ３をこ供給されると、
時間Ｔ。
間中をこ（ｎ＋１）個のアドレスを発生できるように、
周期Ｔより充分小さく選定される。まず第１メモリ３に
対するリードアドレスＲ１の最初のアドレスＯがアドレ
ス切替器２を経由して第１メモリ３をこ供給されると、
時間Ｔ。
ｌ中においてチヤンネルＣＨ，の操作時間データ（０Ｄ
０）が、第１メモリ３から読出され、データ切替器４を
経由して第２メモリ４の入力データ（０Ｄ０）となり、
第２メモリ４１こ書込まれる（第３図Ｂ，ｃ７ｅｙｈ）
０ついで同じアドレスＯの時間Ｔ。
０）が、第１メモリ３から読出され、データ切替器４を
経由して第２メモリ４の入力データ（０Ｄ０）となり、
第２メモリ４１こ書込まれる（第３図Ｂ，ｃ７ｅｙｈ）
０ついで同じアドレスＯの時間Ｔ。
２中において、第２メモリ５に対するリードアドレスＲ
２が第２メモリ５に供給され、上記の書込まれたデータ
（０Ｄ０）を読出して演算器６をこ供給する（第３図ｄ
）。
２が第２メモリ５に供給され、上記の書込まれたデータ
（０Ｄ０）を読出して演算器６をこ供給する（第３図ｄ
）。
演算器６は（−１）の減算器であつて、入力された操作
時間データ（０Ｄ０）から１を減算したデータ（０Ｄ０
−１）を出力する（第３図ｆ）。この出力データ（０Ｄ
０−１）は時間Ｔ。３中ｆこおいてデータ切替器４を経
由して第２メモリ５ｔこライトパルスＷ２によりＯ番地
に再書込みされる。
時間データ（０Ｄ０）から１を減算したデータ（０Ｄ０
−１）を出力する（第３図ｆ）。この出力データ（０Ｄ
０−１）は時間Ｔ。３中ｆこおいてデータ切替器４を経
由して第２メモリ５ｔこライトパルスＷ２によりＯ番地
に再書込みされる。
なお演算器６ｔこより減算される１は操作時間を設定す
る際の単位時間に相当するものである。このようにして
アドレスＯ番地が終了すると、第１メモリ３のＯ番地デ
ータは（０Ｄ０）がそのまま保持されており、第２メモ
リ５のＯ番地のデータは（０Ｄ０−１）となる（第２図
Ｃ，ｈ）。なお第２メモリ５１こは上記のようにリード
アドレスＲ２とライトパルスＷ２が供給されるが、第３
図では一括してアドレス線一本で示されている。以下同
様にして、リードアドレスＲ１が１番地の期間中をこお
いては、第１メモリ３ｔこ記憶されているチヤンネＣＨ
２の操作時間データ（０Ｄ１）が第２メモリ５に転送さ
れ、次いで読出されて演算器６で（０Ｄ１−１）に減算
されて第２メモリ５の１番地に再書込みされる。そして
最終のリードアドレスｎ番地では、第２メモリ５のｎ番
地′こチャンネルＣＨｎ＋，の操作時間データ（０Ｄｎ
）１こ対するデータ（０Ｄｎ−１）が書込まれる。した
がつてスタート信号Ｐにより発生した基準信号Ｓの第１
回目の周期Ｔが終了すると、第１メモリ３の０乃至ｎ番
地にはチヤンネルＣＨｌ乃至ＣＨｎ＋］の操作データ（
０Ｄ０）乃至（０Ｄｎ）がそのまま記憶保持されており
、第２メモリ５の０乃至ｎ番地１こはチヤンネルＣＨｌ
乃至ＣＨｎ＋，の新らしい時間データとして第１メモリ
３の操作時間データからそれぞれ１が減算された（０Ｄ
０−１）乃至（０Ｄｎ−１）がセツトされることになる
。次に基準信号の第２周期１こなると、第１メモリ３は
データ切替器４により第２メモリ５から切離されるので
、第１メモリ３のＯ乃至ｎ番地にはチヤンネルＣＨｌ乃
至ＣＨｎ＋１の操作時間データ（０Ｄ０）乃至（０Ｄｎ
）がそのまま記憶されている。一方第２メモリ５の０乃
至ｎ番地ｆこは、チヤンネルＣＨｌ乃至ＣＨｎ＋１の新
らしい時間データとして（０Ｄ０−１）乃至（０Ｄｎ−
１）からそれぞれ１が演算器６１ζより減算された時間
データ（０Ｄ０−２）乃至（０Ｄｎ−２）がデータ切替
器４を経由してセツトされることになる（第４図ａ〜９
）。なお第４図イはスタート信号Ｐ１基準信号Ｓおよび
第２メモリのアドレスの関係を示し、第４図口は、第４
図イの基準信号Ｓの第２周期１こおけるタイムチヤート
を詳細に示したものである。以下同様にして第１メモリ
３の記憶内容は基準信号の発生によつて変化せず、チヤ
ンネルＣＨｌ乃至ＣＨｎ＋，の操作時間データ（０Ｄ０
）乃至（０Ｄｎ）をそのまま保持しつづけるが、第２メ
モリ５に記憶されるチヤンネルＣＨｌ乃至ＣＨｎ＋１の
時間データは、基準信号が発生する毎｛こ（０Ｄ０）乃
至（０Ｄｎ）から１づつ減算ざれて減少することｆこな
る。
る際の単位時間に相当するものである。このようにして
アドレスＯ番地が終了すると、第１メモリ３のＯ番地デ
ータは（０Ｄ０）がそのまま保持されており、第２メモ
リ５のＯ番地のデータは（０Ｄ０−１）となる（第２図
Ｃ，ｈ）。なお第２メモリ５１こは上記のようにリード
アドレスＲ２とライトパルスＷ２が供給されるが、第３
図では一括してアドレス線一本で示されている。以下同
様にして、リードアドレスＲ１が１番地の期間中をこお
いては、第１メモリ３ｔこ記憶されているチヤンネＣＨ
２の操作時間データ（０Ｄ１）が第２メモリ５に転送さ
れ、次いで読出されて演算器６で（０Ｄ１−１）に減算
されて第２メモリ５の１番地に再書込みされる。そして
最終のリードアドレスｎ番地では、第２メモリ５のｎ番
地′こチャンネルＣＨｎ＋，の操作時間データ（０Ｄｎ
）１こ対するデータ（０Ｄｎ−１）が書込まれる。した
がつてスタート信号Ｐにより発生した基準信号Ｓの第１
回目の周期Ｔが終了すると、第１メモリ３の０乃至ｎ番
地にはチヤンネルＣＨｌ乃至ＣＨｎ＋］の操作データ（
０Ｄ０）乃至（０Ｄｎ）がそのまま記憶保持されており
、第２メモリ５の０乃至ｎ番地１こはチヤンネルＣＨｌ
乃至ＣＨｎ＋，の新らしい時間データとして第１メモリ
３の操作時間データからそれぞれ１が減算された（０Ｄ
０−１）乃至（０Ｄｎ−１）がセツトされることになる
。次に基準信号の第２周期１こなると、第１メモリ３は
データ切替器４により第２メモリ５から切離されるので
、第１メモリ３のＯ乃至ｎ番地にはチヤンネルＣＨｌ乃
至ＣＨｎ＋１の操作時間データ（０Ｄ０）乃至（０Ｄｎ
）がそのまま記憶されている。一方第２メモリ５の０乃
至ｎ番地ｆこは、チヤンネルＣＨｌ乃至ＣＨｎ＋１の新
らしい時間データとして（０Ｄ０−１）乃至（０Ｄｎ−
１）からそれぞれ１が演算器６１ζより減算された時間
データ（０Ｄ０−２）乃至（０Ｄｎ−２）がデータ切替
器４を経由してセツトされることになる（第４図ａ〜９
）。なお第４図イはスタート信号Ｐ１基準信号Ｓおよび
第２メモリのアドレスの関係を示し、第４図口は、第４
図イの基準信号Ｓの第２周期１こおけるタイムチヤート
を詳細に示したものである。以下同様にして第１メモリ
３の記憶内容は基準信号の発生によつて変化せず、チヤ
ンネルＣＨｌ乃至ＣＨｎ＋，の操作時間データ（０Ｄ０
）乃至（０Ｄｎ）をそのまま保持しつづけるが、第２メ
モリ５に記憶されるチヤンネルＣＨｌ乃至ＣＨｎ＋１の
時間データは、基準信号が発生する毎｛こ（０Ｄ０）乃
至（０Ｄｎ）から１づつ減算ざれて減少することｆこな
る。
いまチヤネルＣＨ２の操作時間間隔が最も小さい値′ζ
設定されていたとする。
設定されていたとする。
基準信号Ｓが発生する毎蚤こ第２メモリ５のチヤンネル
ＣＨ２のアドレス３番地をこ記憶される時間データは（
０Ｄ２−１）、（０Ｄ２−２）、（０Ｄ２−３）・・・
・・・（０Ｄ２一１）、・・・・・・（３），（２），
（１）と減少し、遂には（０）になる。そして次の基準
信号が発生してアドレスが第２メモリ５に印加されると
演算器６の出力はＯ−１１となつて、時間ＴＦにおいて
オーバーフロー信号を発生してラツチ回路１０に供給す
る（第４図口、ｍ）。ラツチ回路１０は内部にチヤンル
ＣＨｌ乃至ＣＨｎ＋，に対応するフリツプフロツプを
有しており、最初のスタート信号Ｐｔこより全てセツト
状態となつている。
ＣＨ２のアドレス３番地をこ記憶される時間データは（
０Ｄ２−１）、（０Ｄ２−２）、（０Ｄ２−３）・・・
・・・（０Ｄ２一１）、・・・・・・（３），（２），
（１）と減少し、遂には（０）になる。そして次の基準
信号が発生してアドレスが第２メモリ５に印加されると
演算器６の出力はＯ−１１となつて、時間ＴＦにおいて
オーバーフロー信号を発生してラツチ回路１０に供給す
る（第４図口、ｍ）。ラツチ回路１０は内部にチヤンル
ＣＨｌ乃至ＣＨｎ＋，に対応するフリツプフロツプを
有しており、最初のスタート信号Ｐｔこより全てセツト
状態となつている。
これらのフリツプフロツプｌこはデコーダ９ｆこよつて
デコードされた各チヤンネル′こ対するアドレス信号が
個別【印加され、そして演算器６からのオーバーフロー
信号Ｆが共通に印加され、アドレス信号とオーバーフロ
ー信号が同時に印加されたフリツプフロツプがりセツト
されるように構成されている。ノ したがつてチヤンネルＣＨ２′こ対して最初ｆこオーバ
ーフロー信号Ｆが発生され、チヤンネルＣＨ２に対する
アドレス１番地がデコーダ９によりデコードされラツチ
回路１０に印加されると、チヤンネルＣＨ２のフリツプ
フロツプが時間ＴＦにおいてりセツトされる（第４図口
、Ｒ２）。
デコードされた各チヤンネル′こ対するアドレス信号が
個別【印加され、そして演算器６からのオーバーフロー
信号Ｆが共通に印加され、アドレス信号とオーバーフロ
ー信号が同時に印加されたフリツプフロツプがりセツト
されるように構成されている。ノ したがつてチヤンネルＣＨ２′こ対して最初ｆこオーバ
ーフロー信号Ｆが発生され、チヤンネルＣＨ２に対する
アドレス１番地がデコーダ９によりデコードされラツチ
回路１０に印加されると、チヤンネルＣＨ２のフリツプ
フロツプが時間ＴＦにおいてりセツトされる（第４図口
、Ｒ２）。
そしてスタート信号発生時から時間ＴＦまでの時間間隔
がチヤンネルＣＨ２｝こ設定された操作時間となる。以
下同様にして、第２メモリ５の各チヤンネルの時間デー
タが零１こなる毎に次のアドレスで演算器６がオーバー
フロー信号を発生し、ラツチ回路１０は時間データが零
１こなつたチヤンネルをりセツトしてゆく。このように
して、ラツチ回路１０のチヤンネルＣＨｌ乃至ＣＨｎ＋
１１こは、それぞれ設定された操作時間の間セツト状態
にある信号が発生されることになる。
がチヤンネルＣＨ２｝こ設定された操作時間となる。以
下同様にして、第２メモリ５の各チヤンネルの時間デー
タが零１こなる毎に次のアドレスで演算器６がオーバー
フロー信号を発生し、ラツチ回路１０は時間データが零
１こなつたチヤンネルをりセツトしてゆく。このように
して、ラツチ回路１０のチヤンネルＣＨｌ乃至ＣＨｎ＋
１１こは、それぞれ設定された操作時間の間セツト状態
にある信号が発生されることになる。
また、セツト、りセツト状態を逆′こすれば、それぞれ
設定された操作時間の間りセツト状態にある信号を発生
することができる。以上説明の如く、結局本発明１こよ
れば、（１） １つの操作時間発生器の構成で複数のチ
ヤンネルに同時に別々の操作時間信号を割付けることが
できる。
設定された操作時間の間りセツト状態にある信号を発生
することができる。以上説明の如く、結局本発明１こよ
れば、（１） １つの操作時間発生器の構成で複数のチ
ヤンネルに同時に別々の操作時間信号を割付けることが
できる。
（２）チヤンネル毎をこ操作時間発生器を設けないので
、ハードの占める割合が小さく、信頼性が向上し、かつ
低価格１こなる。
、ハードの占める割合が小さく、信頼性が向上し、かつ
低価格１こなる。
（３）メモリを設けたので操作時間の設定が一度でよく
、連続繰返し動作に最適である。
、連続繰返し動作に最適である。
等のすぐれた効果をもつ操作時間発生方式を提供するこ
とができる。
とができる。
第１図は従来の操作時間発生装置、第２図は本発明の一
実施例構成、第３図および第４図はその動作説明用のタ
イムチヤートである。 図中、１は時間設定器、２はアドレス切替器、３は第１
メモリ、４はデータ切替器、５は第２メモリ、６は演算
器、７はアドレスカウンタ、８は基準時間発生器、９は
デコーダ、１０はラツチ回路をそれぞれ示す。
実施例構成、第３図および第４図はその動作説明用のタ
イムチヤートである。 図中、１は時間設定器、２はアドレス切替器、３は第１
メモリ、４はデータ切替器、５は第２メモリ、６は演算
器、７はアドレスカウンタ、８は基準時間発生器、９は
デコーダ、１０はラツチ回路をそれぞれ示す。
Claims (1)
- １ 複数のチャンネルにそれぞれ設定された操作時間デ
ータを各チャンネルに割当てられたアドレスに記憶する
第１メモリと、スタート信号と同時に所定単位周期の基
準信号列を発生する基準時間発生器と、最初の基準信号
に第１メモリの操作時間データを読出して同一アドレス
に記憶する第２メモリと、第２メモリの時間データを読
出して所定値の減算を施し減算結果が零になるとオーバ
ーフロー信号を発生する演算器と、基準信号が発生され
る毎に上記演算器によつて減算を施された各チャンネル
の時間データを第２メモリの同じアドレスに再書込みさ
せる書込手段と、第２メモリのアドレスをデコードして
デコードされたアドレスに対応するチャンネルに出力信
号を発生するデコーダと、上記演算器からのオーバーフ
ロー信号と上記デコーダからの出力信号が一致したチャ
ンネルをラッチするラッチ手段とを設けることにより、
同時に複数のチャンネルに別々の操作時間信号を発生さ
せることを特徴とする操作時間発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10459380A JPS594734B2 (ja) | 1980-07-30 | 1980-07-30 | 操作時間発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10459380A JPS594734B2 (ja) | 1980-07-30 | 1980-07-30 | 操作時間発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730015A JPS5730015A (en) | 1982-02-18 |
| JPS594734B2 true JPS594734B2 (ja) | 1984-01-31 |
Family
ID=14384720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10459380A Expired JPS594734B2 (ja) | 1980-07-30 | 1980-07-30 | 操作時間発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594734B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990583A (ja) * | 1982-11-16 | 1984-05-25 | 株式会社ピーエフユー | パチンコ機械の稼動率改善制御方式 |
| JPS6060871A (ja) * | 1983-09-14 | 1985-04-08 | 株式会社ピーエフユー | 遊技機管理装置 |
-
1980
- 1980-07-30 JP JP10459380A patent/JPS594734B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5730015A (en) | 1982-02-18 |
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