JPS594920B2 - 制御信号伝送方式 - Google Patents
制御信号伝送方式Info
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- JPS594920B2 JPS594920B2 JP7637978A JP7637978A JPS594920B2 JP S594920 B2 JPS594920 B2 JP S594920B2 JP 7637978 A JP7637978 A JP 7637978A JP 7637978 A JP7637978 A JP 7637978A JP S594920 B2 JPS594920 B2 JP S594920B2
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- Japan
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- signal
- address
- circuit
- dependent
- circuit block
- Prior art date
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- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
- H04Q9/14—Calling by using pulses
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
本発明はディジタル複合システムにおける制御信号伝送
方式に関し、更に詳細に述べると、主回路ブロックから
のタイミング情報と共に制御信号を伝送することができ
る制御信号伝送方式に関すフｏ る。
方式に関し、更に詳細に述べると、主回路ブロックから
のタイミング情報と共に制御信号を伝送することができ
る制御信号伝送方式に関すフｏ る。
従来から、タイミング情報を発生する主回路ブロックと
、そのタイミング情報に従つて動作する１つ又は複数の
従属回路ブロックから成る種々のディジタル複合システ
ムが用いられているが、従ノ５ 来のこの種のシステム
では、主回路ブロックから各従属回路ブロックに伝送す
べきタイミング情報と各従属回路ブロックの動作の制御
を行なうための１つ又は複数の制御信号とを、夫々個別
が専用線により伝送するように構成されている。
、そのタイミング情報に従つて動作する１つ又は複数の
従属回路ブロックから成る種々のディジタル複合システ
ムが用いられているが、従ノ５ 来のこの種のシステム
では、主回路ブロックから各従属回路ブロックに伝送す
べきタイミング情報と各従属回路ブロックの動作の制御
を行なうための１つ又は複数の制御信号とを、夫々個別
が専用線により伝送するように構成されている。
このた１０め、主回路ブロックと従属回路ブロック側と
の間の布線数が従属回路の数に比例して増加し、従属回
路ブロック数が多いシステムでは布線が繁雑となり信頼
度も低下すると（・う欠点を有している。本発明の目的
は、主回路ブロックと従属回路ブ１５ロックとの間に多
数本の布線を行なうことなく、主回路ブロックと従属回
路ブロック間とにおいて伝送された制御信号を、特に専
用線を設けることαクーなく伝送することができるよう
にした制御信号伝送方式を提供することにある。
の間の布線数が従属回路の数に比例して増加し、従属回
路ブロック数が多いシステムでは布線が繁雑となり信頼
度も低下すると（・う欠点を有している。本発明の目的
は、主回路ブロックと従属回路ブ１５ロックとの間に多
数本の布線を行なうことなく、主回路ブロックと従属回
路ブロック間とにおいて伝送された制御信号を、特に専
用線を設けることαクーなく伝送することができるよう
にした制御信号伝送方式を提供することにある。
本発明においては、
主回路プロツクと該主回路ブロツクによつて制御される
少なくとも１つの従属回路プロツクとから成るデイジタ
ル複合システムの制御信号伝送方式において、前記主回
路ブロツクから前記各従属回路ブロツクに送られる伝送
信号は、１ワードの先頭であることをあられすフラグビ
ツトと前記各従属回路プロツク固有のアドレス符号が挿
入されるアドレスビツトとから成るアドレスワード信号
、および前記各従属回路プロツクの動作の制御を行うた
めの制御信号から成り、相隣るアドレスワード信号が所
定の期間だけはなれて配置され且つ該所定の期間内に所
要の制御信号が配置されるように直列多重化して複合多
重化信号を得、該複合多重化信号を前記主回路プロツク
と前記各従属回路プロツクとを結ぶバスラインを介して
前記すべての従属回路プロツクに伝送し、前記各従属回
路プロツクにおいて、該複合多重化信号を受信し、該各
従属回路プロツクに設けられたデコーダ回路により、該
複合多重化信号のフラグビットにより該アドレスワード
信号の先頭を検出した後、該複合多重化信号のアドレス
符号の判断を行い、自己の属する従属回路プロツクを指
定するものと判断した場合に被アクセス回路へ信号を送
出し所要の制御を行うようにしたことを特徴とする制御
信号伝送方式が提供される。
少なくとも１つの従属回路プロツクとから成るデイジタ
ル複合システムの制御信号伝送方式において、前記主回
路ブロツクから前記各従属回路ブロツクに送られる伝送
信号は、１ワードの先頭であることをあられすフラグビ
ツトと前記各従属回路プロツク固有のアドレス符号が挿
入されるアドレスビツトとから成るアドレスワード信号
、および前記各従属回路プロツクの動作の制御を行うた
めの制御信号から成り、相隣るアドレスワード信号が所
定の期間だけはなれて配置され且つ該所定の期間内に所
要の制御信号が配置されるように直列多重化して複合多
重化信号を得、該複合多重化信号を前記主回路プロツク
と前記各従属回路プロツクとを結ぶバスラインを介して
前記すべての従属回路プロツクに伝送し、前記各従属回
路プロツクにおいて、該複合多重化信号を受信し、該各
従属回路プロツクに設けられたデコーダ回路により、該
複合多重化信号のフラグビットにより該アドレスワード
信号の先頭を検出した後、該複合多重化信号のアドレス
符号の判断を行い、自己の属する従属回路プロツクを指
定するものと判断した場合に被アクセス回路へ信号を送
出し所要の制御を行うようにしたことを特徴とする制御
信号伝送方式が提供される。
以下図面を参照しながら本発明の方式を詳細に説明する
。
。
第１図は本発明の制御信号伝送方式によるデイジタル複
合システムの一実施例が示されている。
合システムの一実施例が示されている。
このデイジタル複合システム１は、アドレス信号発生回
路２と制御信号発生回路３とを含む王回路プロツク４と
、主回路ブロツク４からの指令に従つて予め定められた
動作を行なう複数の従属回路プロツク５ａ，５ｂ，・・
・・・・（第１図では２つだけ示してある）とから構成
されている。アドレス信号発生回路２は所定の周期のク
ロツク信号Ｓ１と、このクロツク信号Ｓ１と同期したア
ドレスワード信号Ｓ２とを発生しており（第２図Ａ，ｂ
参照）、クロツク信号Ｓ１はバスライン６を介して各従
属回路プロツク５ａ，５ｂ，・・・・・・のデコーダ回
路７ａ，７ｂ，・・・・・・に入力されると共に、制御
信号発生回路３に入力されている。アドレスワード信号
Ｓ，は、第２図ｂに示されているように、１ワード６ビ
ツトで構成されており、先頭の１ビツトはフラグビツト
として用いられ、常に「１」となるように定められてい
る。
路２と制御信号発生回路３とを含む王回路プロツク４と
、主回路ブロツク４からの指令に従つて予め定められた
動作を行なう複数の従属回路プロツク５ａ，５ｂ，・・
・・・・（第１図では２つだけ示してある）とから構成
されている。アドレス信号発生回路２は所定の周期のク
ロツク信号Ｓ１と、このクロツク信号Ｓ１と同期したア
ドレスワード信号Ｓ２とを発生しており（第２図Ａ，ｂ
参照）、クロツク信号Ｓ１はバスライン６を介して各従
属回路プロツク５ａ，５ｂ，・・・・・・のデコーダ回
路７ａ，７ｂ，・・・・・・に入力されると共に、制御
信号発生回路３に入力されている。アドレスワード信号
Ｓ，は、第２図ｂに示されているように、１ワード６ビ
ツトで構成されており、先頭の１ビツトはフラグビツト
として用いられ、常に「１」となるように定められてい
る。
残りの５ビット（ａ乃至ｅ）はアドレスビツトとして用
いられており、所要の従属回路プロツク毎に与えられて
いる固有のアドレス符号が挿入される。そして、このア
ドレスワード信号Ｓ２を構成する各ワードは所定の時間
間隔ｔ１を保つて直列多重化された形態の信号として出
力されている。一方、制御信号発生回路３は、クロツク
信号Ｓ１と同期し、且つアドレスワード信号Ｓ２におけ
る１つのワードとこれに続く他のワードとの間の期間す
なわち余剰ビツトｔ１内に存在する所要の制御信号用ビ
ツトＸ，Ｙを有する制御信号Ｓ，を発生するように構成
されている。図示の例では（第２図ｃ参照）この制御信
号用ビツトＸ，Ｙはアドレスワード信号の各ワードに連
続するように配置されており、ビツトの状態が［１」と
なつた場合に、これらの各ビツト毎に予め定められてい
る内容の制御を各従属回路プロツクに実行させるように
定められている。制御信号Ｓ，はアドレスワード信号Ｓ
２と共に結合回路３ａに入され、第２図ｄに示される如
く更に直列多重化され、バスライン８を介して各従属回
路プロツクのデコーダ回路７ａ，７ｂ，・・・・・・に
複合多重化信号であるアドレス／制御信号Ｓ４として入
力される。この直列多重化されたアドレス／制御信号Ｓ
４は各デコーダ回路７ａ，７ｂ，・・・・・・にて解読
され、各デコーダ回路ではアドレスワード信号Ｓ２のア
ドレス符号が自己の属する従属回路プロツクを指定する
ものと判別した場合に、デコーダ回路からは符号９ａ，
９ｂ，・・・・・・で示される被アクセス回路のうちの
対応する被アクセス回路にアクセス信号Ｓ４ａ，Ｓ４ｂ
，・・・・・・のいずれかを出力する。
いられており、所要の従属回路プロツク毎に与えられて
いる固有のアドレス符号が挿入される。そして、このア
ドレスワード信号Ｓ２を構成する各ワードは所定の時間
間隔ｔ１を保つて直列多重化された形態の信号として出
力されている。一方、制御信号発生回路３は、クロツク
信号Ｓ１と同期し、且つアドレスワード信号Ｓ２におけ
る１つのワードとこれに続く他のワードとの間の期間す
なわち余剰ビツトｔ１内に存在する所要の制御信号用ビ
ツトＸ，Ｙを有する制御信号Ｓ，を発生するように構成
されている。図示の例では（第２図ｃ参照）この制御信
号用ビツトＸ，Ｙはアドレスワード信号の各ワードに連
続するように配置されており、ビツトの状態が［１」と
なつた場合に、これらの各ビツト毎に予め定められてい
る内容の制御を各従属回路プロツクに実行させるように
定められている。制御信号Ｓ，はアドレスワード信号Ｓ
２と共に結合回路３ａに入され、第２図ｄに示される如
く更に直列多重化され、バスライン８を介して各従属回
路プロツクのデコーダ回路７ａ，７ｂ，・・・・・・に
複合多重化信号であるアドレス／制御信号Ｓ４として入
力される。この直列多重化されたアドレス／制御信号Ｓ
４は各デコーダ回路７ａ，７ｂ，・・・・・・にて解読
され、各デコーダ回路ではアドレスワード信号Ｓ２のア
ドレス符号が自己の属する従属回路プロツクを指定する
ものと判別した場合に、デコーダ回路からは符号９ａ，
９ｂ，・・・・・・で示される被アクセス回路のうちの
対応する被アクセス回路にアクセス信号Ｓ４ａ，Ｓ４ｂ
，・・・・・・のいずれかを出力する。
このアクセス信号、例えば第２図ｅに示すＳ４ａはアド
レスワード信号Ｓ２のそのワードの終了時点から時間Ｔ
２経過後に所定時間Ｔ３だけ「Ｏ」から「１」となり、
被アクセス回路９ａをして所定の動作を行なわせしめる
。上記では従属回路プロツク５ａがアドレス指定された
場合について述べたが、他の従属回路プロツクが指定さ
れた場合であつても同様である。各従属回路プロツク内
に設けられているデコーダ回路７ａ，７ｂ，・・・・・
・は、夫々、クロツク信号Ｓ１を用いてアドレス／制御
信号Ｓ４を分離、解読するためのものであり、第３図に
その回路の一色１が詳細に示されている。
レスワード信号Ｓ２のそのワードの終了時点から時間Ｔ
２経過後に所定時間Ｔ３だけ「Ｏ」から「１」となり、
被アクセス回路９ａをして所定の動作を行なわせしめる
。上記では従属回路プロツク５ａがアドレス指定された
場合について述べたが、他の従属回路プロツクが指定さ
れた場合であつても同様である。各従属回路プロツク内
に設けられているデコーダ回路７ａ，７ｂ，・・・・・
・は、夫々、クロツク信号Ｓ１を用いてアドレス／制御
信号Ｓ４を分離、解読するためのものであり、第３図に
その回路の一色１が詳細に示されている。
第３図において、１０，１１，１２，１５乃至２０，２
１，２２および２３によりアドレス検出回路を構成し、
１０はシフトレジスタ、１１は４ビツトの２進カウンタ
、１２は４ビツト２進カウンタ１１からの４ビツト出力
の内容を解読して出力１乃至１６の各端子のうちその内
容に対応する端子に「１」を出力させるためのビツト数
変換デコーダ、１３はＲ−Ｓフリツプ・フロツプ、１４
はＤ型フリツプ・フロツプ、１５乃至１９はアンド・ゲ
ート、２０はオア・ゲート、２１は排他的オア・ゲート
であつて、１５乃至２０により比較回路を構成し、２２
乃至２４はゲートである。デコーダ回路７ａは端子２５
にバスライン８からのアドレス／制御信号Ｓ４が入力さ
れ、端子２６にはバスライン６からのクロツク信号Ｓ１
が入力され、このクロツク信号Ｓ１はシフトレジスタ１
０にシフトパルスとして印加されている。従つて、端子
２５から入力されるアドレスワード信号Ｓ２はクロツク
信号Ｓ１の各立上り時点毎にシフトレジスタ１０内に順
次書込まれる。一方、端子２７乃至３１は、このデコー
ダ回路７ａが属する従属回路プロツク５ａに予め付され
た５ビツトのアドレス符号に対応する論理レベルの自己
アドレス信号が夫々印加されている。そこで、説明の都
合上、このプロツク５ａに予め付された自己アドレス信
号が（００１０１）であるとし、且つ、第２図ｂに示さ
れるａ乃至ｅの内容がプロツク５ａを指定するもの、即
ち（００１０１）であるとする。今、期間Ｔ５がワード
の時間長さＴ４より長いとすると、ワード中のフラグビ
ツトＦの「１」がシフトレジスタ１０のビツト位置１０
ａに入力された時、シフトレジスタ１０の内容はビツト
位置１０ａのみが［１」で他のビツト位置の内容は「０
」であるため、ゲート２２の出力は「０」から「１］に
変化し、従つて、２進カウンタ１１のりセツト端子Ｒと
Ｒ−Ｓフリツプ・ブロック１３のセツト端子Ｓが「１」
となり、２進カウンタ１１がりセツトされ、同時にＲ−
Ｓフリツプ・フロツプ１３がセツトされてそのＱ出力が
［１］になる。即ち、シフトレジスタ１０に所定期間「
Ｏ」が入力され次いでフラグビツトＤ」が入力されるこ
とにより所定のセツト、りセツト動作が行なわれること
になる。このとき４ビツト２進カウンタ１１の出力は（
００００）となりデコーダ１２の１端子のみが「１］と
なる。従つて、この場合端子２７〜３１には（０、Ｏ、
１、０、１）が印加されているのでアンドゲート１５乃
至１９の出力は全て「０］となり、オアゲート２０の出
力も「０」となる。この時端子２５にはアドレスビツト
ａに対応する信号「Ｏ」が印加されているため、ゲート
２１の出力も［０」となり、従つて、Ｒ−Ｓフリツプフ
ロツプはりセツトされない。次いで、次のクロツク信号
が入力されると、デコーダ１２の１６端子は「Ｏ」であ
るのでゲート２３は開状態となつているためこのクロツ
ク信号は４ビツト２進カウンタ１１のクロツク端子Ｃに
入力されて、デコーダ１２の２端子のみが「１］となり
、端子２８に印加されている信号の論理状態と同一の論
理状態の信号、即ち、この例の場合では「Ｏ］がオア・
ゲート２０の出力に現われる。この時端子２５にはアド
レスビツトｂ（一「Ｏ］）力年Ｄ加されており、従つて
、この場合もＲ−Ｓフリツプ・フロツプ１３はりセツト
されない。上記説明から判るように、クロツク信号Ｓ１
が人力される毎に、端子２７乃至３１に印加された信号
がオア・ゲート２０から取出され、アドレスビツトａ乃
至ｅと順次ビツト比較され、各ビツトが相等しいときに
はＲ−Ｓフリツプ・フロツプ１３をりセツトすることが
ないようになつている。このようにして指定されたアド
レスビツト（００１０１）と、端子２７乃至３１に印加
されている個有のアドレスビツト（００１０１）との一
致、不一致が検出された後、更にクロツク信号Ｓ１が入
力され、制御ビツトＸ，Ｙの内容が夫々シフトレジスタ
１０のビツト位置１０ｂ，１０ａにストアされる。しか
る後にクロツク信号Ｓ１が入力されると、デコーダ１２
の８端子が「１］となり、インバータ３３を介してノア
ゲート３４の一方の入力端子に「Ｏ］が印加されるので
、ノアゲート３４の他方の入力端子に印加されているク
ロツク信号Ｓ１との論理がとられＳｌａ、夫々Ｄ端子が
シフトレジスタ１０のビツト位置１０ｂ，１０ａに接続
されているＤ型フリツプ・フロツプ３５，３６の各クロ
ック端子Ｃにクロツク信号Ｓｌａが印加され、この時の
ビツト位置１０ｂ，１０ａにストアされている制御ビツ
トＸ，Ｙの内容が各フリツプ・フロツプ３５，３６にラ
ツチされる。従つて、Ｘ，Ｙの内容はフリツプ・フロツ
プ３５，３６のＱ端子からそれぞれ出力されて制御信号
出力端子３７，３８からＳ３＆１，Ｓ３ａ２として取出
すことができる。更に、クロツク信号Ｓ１が入力されて
、デコーダ１２の９端子が「１」となると、Ｒ−Ｓフリ
ツプ・フロツプ１３のＱ出力の状態「１」がＤ型フリツ
プ・フロツプ１４にラツチされ、従つてそのＱ出力の値
「１」がデコーダ１２の１６端子からの信号によつて開
状態とされているゲート２４を介して出力端子３２に出
力され、第１図の被アクセス回路９ａにアクセス信号Ｓ
４ａとして印加される。
１，２２および２３によりアドレス検出回路を構成し、
１０はシフトレジスタ、１１は４ビツトの２進カウンタ
、１２は４ビツト２進カウンタ１１からの４ビツト出力
の内容を解読して出力１乃至１６の各端子のうちその内
容に対応する端子に「１」を出力させるためのビツト数
変換デコーダ、１３はＲ−Ｓフリツプ・フロツプ、１４
はＤ型フリツプ・フロツプ、１５乃至１９はアンド・ゲ
ート、２０はオア・ゲート、２１は排他的オア・ゲート
であつて、１５乃至２０により比較回路を構成し、２２
乃至２４はゲートである。デコーダ回路７ａは端子２５
にバスライン８からのアドレス／制御信号Ｓ４が入力さ
れ、端子２６にはバスライン６からのクロツク信号Ｓ１
が入力され、このクロツク信号Ｓ１はシフトレジスタ１
０にシフトパルスとして印加されている。従つて、端子
２５から入力されるアドレスワード信号Ｓ２はクロツク
信号Ｓ１の各立上り時点毎にシフトレジスタ１０内に順
次書込まれる。一方、端子２７乃至３１は、このデコー
ダ回路７ａが属する従属回路プロツク５ａに予め付され
た５ビツトのアドレス符号に対応する論理レベルの自己
アドレス信号が夫々印加されている。そこで、説明の都
合上、このプロツク５ａに予め付された自己アドレス信
号が（００１０１）であるとし、且つ、第２図ｂに示さ
れるａ乃至ｅの内容がプロツク５ａを指定するもの、即
ち（００１０１）であるとする。今、期間Ｔ５がワード
の時間長さＴ４より長いとすると、ワード中のフラグビ
ツトＦの「１」がシフトレジスタ１０のビツト位置１０
ａに入力された時、シフトレジスタ１０の内容はビツト
位置１０ａのみが［１」で他のビツト位置の内容は「０
」であるため、ゲート２２の出力は「０」から「１］に
変化し、従つて、２進カウンタ１１のりセツト端子Ｒと
Ｒ−Ｓフリツプ・ブロック１３のセツト端子Ｓが「１」
となり、２進カウンタ１１がりセツトされ、同時にＲ−
Ｓフリツプ・フロツプ１３がセツトされてそのＱ出力が
［１］になる。即ち、シフトレジスタ１０に所定期間「
Ｏ」が入力され次いでフラグビツトＤ」が入力されるこ
とにより所定のセツト、りセツト動作が行なわれること
になる。このとき４ビツト２進カウンタ１１の出力は（
００００）となりデコーダ１２の１端子のみが「１］と
なる。従つて、この場合端子２７〜３１には（０、Ｏ、
１、０、１）が印加されているのでアンドゲート１５乃
至１９の出力は全て「０］となり、オアゲート２０の出
力も「０」となる。この時端子２５にはアドレスビツト
ａに対応する信号「Ｏ」が印加されているため、ゲート
２１の出力も［０」となり、従つて、Ｒ−Ｓフリツプフ
ロツプはりセツトされない。次いで、次のクロツク信号
が入力されると、デコーダ１２の１６端子は「Ｏ」であ
るのでゲート２３は開状態となつているためこのクロツ
ク信号は４ビツト２進カウンタ１１のクロツク端子Ｃに
入力されて、デコーダ１２の２端子のみが「１］となり
、端子２８に印加されている信号の論理状態と同一の論
理状態の信号、即ち、この例の場合では「Ｏ］がオア・
ゲート２０の出力に現われる。この時端子２５にはアド
レスビツトｂ（一「Ｏ］）力年Ｄ加されており、従つて
、この場合もＲ−Ｓフリツプ・フロツプ１３はりセツト
されない。上記説明から判るように、クロツク信号Ｓ１
が人力される毎に、端子２７乃至３１に印加された信号
がオア・ゲート２０から取出され、アドレスビツトａ乃
至ｅと順次ビツト比較され、各ビツトが相等しいときに
はＲ−Ｓフリツプ・フロツプ１３をりセツトすることが
ないようになつている。このようにして指定されたアド
レスビツト（００１０１）と、端子２７乃至３１に印加
されている個有のアドレスビツト（００１０１）との一
致、不一致が検出された後、更にクロツク信号Ｓ１が入
力され、制御ビツトＸ，Ｙの内容が夫々シフトレジスタ
１０のビツト位置１０ｂ，１０ａにストアされる。しか
る後にクロツク信号Ｓ１が入力されると、デコーダ１２
の８端子が「１］となり、インバータ３３を介してノア
ゲート３４の一方の入力端子に「Ｏ］が印加されるので
、ノアゲート３４の他方の入力端子に印加されているク
ロツク信号Ｓ１との論理がとられＳｌａ、夫々Ｄ端子が
シフトレジスタ１０のビツト位置１０ｂ，１０ａに接続
されているＤ型フリツプ・フロツプ３５，３６の各クロ
ック端子Ｃにクロツク信号Ｓｌａが印加され、この時の
ビツト位置１０ｂ，１０ａにストアされている制御ビツ
トＸ，Ｙの内容が各フリツプ・フロツプ３５，３６にラ
ツチされる。従つて、Ｘ，Ｙの内容はフリツプ・フロツ
プ３５，３６のＱ端子からそれぞれ出力されて制御信号
出力端子３７，３８からＳ３＆１，Ｓ３ａ２として取出
すことができる。更に、クロツク信号Ｓ１が入力されて
、デコーダ１２の９端子が「１」となると、Ｒ−Ｓフリ
ツプ・フロツプ１３のＱ出力の状態「１」がＤ型フリツ
プ・フロツプ１４にラツチされ、従つてそのＱ出力の値
「１」がデコーダ１２の１６端子からの信号によつて開
状態とされているゲート２４を介して出力端子３２に出
力され、第１図の被アクセス回路９ａにアクセス信号Ｓ
４ａとして印加される。
クロツク信号Ｓ１が更に入力されつづけると、デコーダ
１２の１６端子が「１」となり、ゲート２４を閉じてア
クセス信号Ｓ４ａの送出を停止させると共に、ゲート２
３をも閉じて、クロツク信号Ｓ１が２進カウンタ１１の
クロツク端子Ｃに供給されるのを禁止する。上記では、
アドレスビツトの内容が端子２７乃至３１に与えられた
コードと同一の場合について説明したが、若し同一でな
ければ、これらのビツト比較動作時にゲート２１の出力
が「１」となり、Ｒ−Ｓフリツプ・フロツプ１３がりセ
ツトされるので、アクセス信号Ｓ４ａが端子３２から出
力されることがない。
１２の１６端子が「１」となり、ゲート２４を閉じてア
クセス信号Ｓ４ａの送出を停止させると共に、ゲート２
３をも閉じて、クロツク信号Ｓ１が２進カウンタ１１の
クロツク端子Ｃに供給されるのを禁止する。上記では、
アドレスビツトの内容が端子２７乃至３１に与えられた
コードと同一の場合について説明したが、若し同一でな
ければ、これらのビツト比較動作時にゲート２１の出力
が「１」となり、Ｒ−Ｓフリツプ・フロツプ１３がりセ
ツトされるので、アクセス信号Ｓ４ａが端子３２から出
力されることがない。
また、上記説明から判るように、アクセス信号Ｓ４ａの
発生時点、及びその期間の長さは、夫々Ｄ型フリツプ・
フロツプ１４のクロツク端子Ｃ及びゲート２３，２４の
禁止端子に供給する信号をデコーダ１２のどの端子から
供給するかによつて任意に選定することができる。
発生時点、及びその期間の長さは、夫々Ｄ型フリツプ・
フロツプ１４のクロツク端子Ｃ及びゲート２３，２４の
禁止端子に供給する信号をデコーダ１２のどの端子から
供給するかによつて任意に選定することができる。
本発明によれば、アドレスワード信号を直列多重化して
タイミング情報を形成し、この多重化タイミング情報に
更に制御信号を直列多重化して主回路プロツクから各従
属回路プロツクに伝送するようにしたので、主回路プロ
ツクと各従属回路プロツクとの間の布線数を大幅に削減
することができ、システムの小型化を図ることができる
と共にシステムの高信頼化を図ることができる。
タイミング情報を形成し、この多重化タイミング情報に
更に制御信号を直列多重化して主回路プロツクから各従
属回路プロツクに伝送するようにしたので、主回路プロ
ツクと各従属回路プロツクとの間の布線数を大幅に削減
することができ、システムの小型化を図ることができる
と共にシステムの高信頼化を図ることができる。
また、従属回路プロツクを増設する場合、本発明の方式
によれば、バスラインを延長するだけでよいので増設を
極めて簡単に行なうことができ、更に、主回路プロツク
及び従属回路プロツクを集積回路化した場合に接続ピン
の数を大幅に削減することができる等の優れた効果を有
する。
によれば、バスラインを延長するだけでよいので増設を
極めて簡単に行なうことができ、更に、主回路プロツク
及び従属回路プロツクを集積回路化した場合に接続ピン
の数を大幅に削減することができる等の優れた効果を有
する。
第１図は本発明の一実施例のプロツク図、第２図ａ乃至
第２図ｅは第１図における各部の波形図、第３図は第１
図に示すデコーダ回路の回路図である。 １・・・・・・デイジタル複合システム、２・・・・・
・アドレス信号発生回路、３・・・・・・制御信号発生
回路、４・・・・・・主回路プロツク、５ａ，５ｂ・・
・・・・従属回路プロツク、６，８・・・・・・バスラ
イン、７ａ，７ｂ・・・・・・デコーダ回路、Ｓ１・・
・・・・クロツク信号、Ｓ２・・・・・・アドレスワー
ド信号、Ｓ３・・・・・・制御信号、Ｓ４・・・・・・
アドレス／制御信号。
第２図ｅは第１図における各部の波形図、第３図は第１
図に示すデコーダ回路の回路図である。 １・・・・・・デイジタル複合システム、２・・・・・
・アドレス信号発生回路、３・・・・・・制御信号発生
回路、４・・・・・・主回路プロツク、５ａ，５ｂ・・
・・・・従属回路プロツク、６，８・・・・・・バスラ
イン、７ａ，７ｂ・・・・・・デコーダ回路、Ｓ１・・
・・・・クロツク信号、Ｓ２・・・・・・アドレスワー
ド信号、Ｓ３・・・・・・制御信号、Ｓ４・・・・・・
アドレス／制御信号。
Claims (1)
- 【特許請求の範囲】 １ 主回路ブロックと該主回路ブロックによつて制御さ
れる少なくとも１つの従属回路ブロックとから成るディ
ジタル複合システムの制御信号伝送方式において、前記
主回路ブロックから前記各従属回路ブロックに送られる
伝送信号は、１ワードの先頭であることをあらわすフラ
グビットと前記各従属回路ブロック固有のアドレス符号
が挿入されるアドレスビットとから成るアドレスワード
信号、および前記各従属回路ブロックの動作の制御を行
うための制御信号から成り、相隣るアドレスワード信号
が所定の期間だけ離なれて配置され且つ該所定の期間内
に所要の制御信号が配置されるように直列多重化して複
合多重化信号を得、該複合多重化信号を前記主回路ブロ
ックと前記各従属回路ブロックとを結ぶバスラインを介
して前記すべての従属回路ブロックに伝送し、前記各従
属回路ブロックにおいては、デコーダ回路にアドレス検
出回路が設けられ、該アドレス検出回路はクロツク信号
をカウントするカウンタと、該カウンタの出力をデコー
ドするデコーダと、該デコーダの出力と設定された自己
アドレス信号とを比較する比較回路とにより構成され、
該複合多重化信号におけるフラグビットが入力した時該
カウンタがリセットされ、引続いて該カウンタの出力を
該デコーダによりデコードして比較を行い、設定した自
己アドレスと一致した時制御ビットの取出しを行い被ア
クセス回路へ信号を送出し所要の制御を行うようにした
ことを特徴とする制御信号伝送方式。 １５
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7637978A JPS594920B2 (ja) | 1978-06-26 | 1978-06-26 | 制御信号伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7637978A JPS594920B2 (ja) | 1978-06-26 | 1978-06-26 | 制御信号伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS554111A JPS554111A (en) | 1980-01-12 |
| JPS594920B2 true JPS594920B2 (ja) | 1984-02-01 |
Family
ID=13603697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7637978A Expired JPS594920B2 (ja) | 1978-06-26 | 1978-06-26 | 制御信号伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594920B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170042U (ja) * | 1985-04-13 | 1986-10-22 | ||
| JPH0669613U (ja) * | 1993-03-11 | 1994-09-30 | 敦司 町屋 | 床暖房装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219051A (ja) * | 1983-05-27 | 1984-12-10 | Hitachi Denshi Ltd | デ−タ伝送方式 |
-
1978
- 1978-06-26 JP JP7637978A patent/JPS594920B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170042U (ja) * | 1985-04-13 | 1986-10-22 | ||
| JPH0669613U (ja) * | 1993-03-11 | 1994-09-30 | 敦司 町屋 | 床暖房装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS554111A (en) | 1980-01-12 |
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