JPS594736B2 - マイクロプログラムされた周辺プロセサ - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明はデータ処理システムに関し、詳細には周辺シス
テムを動作させる指◆を実行するためのマイクロプログ
ラムされたプロセサに関する。

発明の背景周知の如く、データ処理システムの周辺サブ
システムは次第に重要になつてきており、従来は入出力
処理ユニツト又はコントローラにより達成されていた機
能の多くを実行できるように次第に複雑になつてきた。

更に、周辺サブシステムは異なる特性を夫々有する複数
のデバイスを操作できることが要求されている。周辺サ
ブシステムに対する要請の増大により、マイクロプログ
ラム可能な周辺プロセサの制御記憶装置は次第に寸法及
び容量が増大してきた。

更に、このような制御記憶装置に関連した分岐装置はそ
の複雑さが増してきた。その理由の１つは、各タイプの
指令の処理中に適切なルーチンへ進むために所与の組の
条件の下で指令コードをテストする目的のため、一連の
多数の分岐動作を実行するのにプロセサが必要であるか
らである。このため従来のマイクロプログラム可能周辺
プロセサは記憶の要求とシーケンス用ハードウエアの増
大の結果、コスト高となつた。更に、このプロセサに今
まで操作してきたものと異なる特性を有した別のデバイ
スを操作する必要があるときは、プロセサの設計を完全
に変更しなければならない。発明の目的従つて本発明の
主日的は、マイクロプログラム可能周辺プロセサ用の改
良した方法及び装置を提供することである。

本発明の他の目的は、異なる動作特性を有する複数のデ
バイスの動作に関連する指令を操作する改良したマイク
ロプログラム可能周辺プロセサを提供することである。

本発明の詳細な目的は、大幅な融通性を与え周辺サブシ
ステムのコストを低下する周辺サブシステムに関した改
良した方法及び装置を提供することである。

発明の要約 要約すれば本発明の好適な実施例は、マイクロプログラ
ム可能の周辺プロセサを含み、このプロセサは汎用レジ
スタ記憶装置と少くとも２つの一般的クラス又はタイプ
のマイクロプログラムを記憶する読取専用制御記憶装置
とを具備する。

第１のクラスは、異なる指令を実行するときの機能を指
定するデイレクタ（指揮）マイクロプログラム・ルーチ
ンを含む。第２のクラスは、指令を実行するようにプロ
セサの各種部分をセツトアツプする実行ルーチンを含む
。このプロセサは、少くとも１つの戻りレジスタを含む
分岐装置を使用によりかつ「条件分岐」マイクロ命令を
介してそれらルーチンを呼び出す。指令は、汎用レジス
タ記憶装置に記憶されている所定デイレクタ・バイト（
所定ビツト・パターンを有する）を取出すようにコード
化されている。その後、異なる実行マイクロプログラム
・ルーチンは、どの動作を実行すべきか決定するために
これら情報バイトを参照する。尚、第１カテゴリ及び第
２カテゴリの転送動作は、夫々一連の指令により定めら
れる読出し動作及び書込み動作を意味する。上記構成に
より、特定指令の実行に関連する各種事象を操作するよ
うにデイレクタ・ルーチンは専用化される。

これにより、実行ルーチンは最小数のマイクロ命令を利
用して効果的に動作することが可能である。詳細には、
実行ルーチンは、実行される指令のタイプを決定するた
めにはテスト命令を連続的に実行しなくてもよい。その
理由は、デイレクタ・ルーチンがその指令を実行する条
件を先に確立しているからである。更に、本発明に依れ
ば、異なる特性を有したデバイスが同じデイレクタ・ル
ーチンを利用しそれらデバイスの特性の機能として適切
な実行ルーチンへ分岐することを可能にする。

従つて、本発明のシステムは、異なる顧客の要求からあ
るいは異なるシステムを工ミニレートしなければならな
いという要求により起こるデバイス・タイプの変更を容
易に収容できる。また本発明は、新しい指令をシステム
に追加するのを容易にする。

特に、周辺プロセサが新しい指令を実行する必要がある
ときは、新しいデイレクタ・マイクロプログラム・ルー
チンを制御記憶装置に加えるだけで良く、通常の時間制
限実行ルーチンに変更を要しない。第１図のシステム全
体の一般説明 本発明は、主として周辺プロセサが入力／出力チヤンネ
ルから受ける指令に応じて複数の周辺デバイスの動作を
制御するように構成された入力／出力サブシステム、を
令むデータ処理システムに応用出来る。

このタイプのシステムは、本発明の目的に対しては従来
設計のものと考えることが出来る。それ故、このシステ
ムの説明は本発明の動作を理解するに必要な程度にとど
める。第１図は本発明のマイクロプログラム可能周辺プ
ロセサを組込んだシステムを示す。

このシステムは中央プロセサ複合体ＣＰＣを含み、この
ＣＰＣは、主記憶装置をアドレス指定するため、情報を
検索又は記憶するため、データに算術及び論理演算を実
行するため、命令を所望の順序に順序付けするため、主
記憶装置と外部デバイスとの間の通信を開始するため、
に使用されるユニツトを含む。中央プロセサ複合体ＣＰ
ＣｌＯＯの主ユニツトは、中央処理ユニツトＣＰＵｌＯ
ｌ−２、主記憶サブシステム１０４及び入力／出力コン
トローラ１０Ｃ１０１−６を含む。ＣＰＵは主記憶サブ
システム１０４に記憶された１以上のプログラムの命令
を実行する。ＩＯＣは、入力／出力動作を遂行するに用
いられる指令の実行に関係したこのシステムの部分であ
る。入力／出力動作はチヤンネル・プログラムにより定
められる。このチヤンネル・プログラムは指令と呼ばれ
る複数の命令を含む。この動作は「チヤンネル」により
実行される。チヤンネルは１０機能、ＩＯＣと周辺プロ
セサとの間の物理チヤンネルと呼ばれるハードウエア・
リンク及び論理チヤンネルを含む。論理チヤンネルは、
チヤンネル・プログラムにより定められる１／０動作を
実行するに必要な周辺プロセサ内の機能の集合体である
。「チヤンネル」は周知であるからそれらの動作は詳述
しない。周辺サブシステム・インターフエースＰＳｌ２
ＯＯは、大容量記憶周辺プロセサ３００とＩＯＣｌＯ６
との間での情報交換用の転送及び制御リンクを与える。

この交換は、「ダイアログ（ＤｉａｌＯｇ）」と呼ばれ
る一連の信号を通じて与えられる予め確立されたルール
に従つて種々の信号線の論理状態を制御することにより
達成される。このインターフエースはサービス・コード
入力線ＳＣＩｌサービス付勢出力ＳＥＯ線、ストローブ
入力線ＳＴＩｌストローブ出力線ＳＴＯｌ終了入力線Ｔ
ＭＩｌ終了出力線ＴＭＯｌ動作入力線０Ｐ１、動作出力
線０Ｐ０１及びデータ母線ＤＯ−ＤＯ７を含む。これら
インターフエース線の説明を次に行う。周辺サブシステ
ム・インターフエース線〔ＤＯ−７，ＤＰ〕 これらデータ路線は主記憶周辺プロセサＭＳＰとＩＯＣ
の間に伸びる一つの１バイト幅の双方向路（８ビツト＋
パリテイ）である。

これらデータ線上の情報（すなわちデータ、サービス・
コード等）の性質はダイアログにより決まる。〔ＳＣＩ
〕 サービス・コード入力線ＳＣＩはＭＳＰから１０Ｃへと
伸びる。

セツトされるとＳＣＩは、ＭＳＰが０Ｃへ送るべきサー
ビス・コード，シーケンスを有することを示す。この線
はサービス付勢出力線ＳＥＯと完全にインターロツタさ
れる。ＭＳＰはＳＥＯ線がハイのときサービス・コード
・シーケンスを転送するだけである。ＳＣ［線はＳＥＯ
線がローのときにのみハイとなる。〔ＳＥＯ〕 このサービス付勢出力線はＩＯＣからＭＳＰへと伸び、
そして０Ｃがサービス・コード・シーケンスを受ける準
備の出来ている時を示す。

このラインはＳＣＩ線と完全にインターロツクされる。
〔０ＰＩ〕動作入力線０ＰＩはＭＳＰからＩＯＣへと伸
びる。

この線はＩＯＣに対しＭＳＰの動作状態を示す。作動さ
れるとこの０ＰＩ線は、ＭＳＰが動作しておりＩＯＣと
通信出来ることを示す。減勢されると０ＰＩ線は、ＭＳ
Ｐが減勢されているかあるいはＰＳＩ上の信号に応答出
来ない状態にされていることを意味す。〔０Ｐ０〕 動作出力線０Ｐ０はＩＯＣからＭＳＰへと伸びる。

この線はＩＯＣの状態を示す。作動されると０Ｐ０線は
、ＩＯＣが動作しておりＭＳＰと通信出来ることを示す
。減勢されると０Ｐ０線は、１０Ｃが減勢されているか
あるいはＰＳＩ上の信号に応答出来ない状態にされてい
ることを示す。〔ＳＴＩ〕ストローブ入力線ＳＴＩはＭ
ＳＰからＩＯＣへと伸びる。

この線はストローブ出力線ＳＴＯと関連してインターフ
エース上のデータ転送を制御する。読取動作（ＭＳＰか
らのデータ）に関して、ＳＴＩ線はＳＴＯ／ＴＭＯがり
セツトされるときのみセツトされうる。ＳＴＩ線はＩＯ
Ｃに対しデータがデータ線上にあることを示す。データ
を得るためにＩＯＣは、ＳＴＯ線をセツトするか又はＳ
ＴＩ線をりセツトするＴＭＯ線をセツトするかにより応
答する。１０ＣがＳＴ線の降下を検出するとき、ＩＯＣ
はそれら線からデータを取る。

書込動作に関して、ＳＴＯ及びＳＴＩ線は逆になる。Ｉ
ＯＣはデータ線にデータを置くときＳＴＯ線を上昇させ
る。ＭＳＰがＳＴＯ線の上昇を検出しそしてデータを受
ける準備が出来ておれば、ＳＴＩ線かまたはＴＭＩ線の
いずれかを上昇させる。ＭＳＰがＳＴＯ線の降下を検出
するとき、ＭＳＰはデータ線からデータを取る。〔ＳＴ
Ｏ〕 ストローブ出力線ＳＴＯはＩＯＣからＭＳＰに伸びる。

この線はＩＯＣにより使用され、インターフエース上の
ダイアログにおけるその参加を示す。読取動作に関して
、ＳＴＯは、ＩＯＣがＳＴＩ（またはＴＭＩ）の上昇を
検出しかつデータを得る準備が出来ているとき、このＩ
ＯＣにより上昇される。読取動作に関して、ＳＴＯは、
ＳＴＩとＴＭが共に論理０であれば上昇出来ない。ＭＳ
ＰがＳＴＯの上昇を検出するとき、ＭＳＰはＳＴＩ（ま
たはＴＭＩ）を降下させる。ＳＴＩ（またはＴＭＩ）の
降下の検出時に、ＩＯＣはデータ線からデータを取る。
必要であればＩＯＣはＳＴＯの降下を遅らせることによ
りこの点でダイアログを止めることが出来る。ＩＯＣが
進行の準備が出来ているとき、ＩＯＣがＳＴＯを降下さ
せて、ＭＳＰに対しデータが取られておりかつデータ線
がこのとき変わりうることを示す。ＩＯＣが最新のダイ
アログを終了させるならば、これは転送されるべき最後
のバイトに対しＳＴＯの代りにＴＭＯを上昇させること
によりそれを行う。書込動作に関しては、ＳＴＯ線はＭ
ＳＰ対しＩＯＣがそれ用のデータを有することを示す。
ＩＯＣはデータ線にこのデータを置きそしてＳＴＯを上
昇させる。ＳＴＯ線は、ＳＴＩ（！：ＴＭＩ線がりセツ
トされない限り書込動作のために作動されない。ＳＴＯ
線は、ＳＴＩ（またはＴＭＩ）が作動されるときにリセ
Ｃ） ツトされねばならない。

ＭＳＰがＳＴＯの降下を検出するとき、ＭＳＰデータを
取ることが出来る。必要であればＭＳＰは、ＳＴＩ（ま
たはＴＭＩ）の降下を遅らせることによりこの点でダイ
アログを止めることが出来る。準備が出来ているときに
ＭＳＰは、ＳＴＩ（またはＴＭＩ）を降下させて、１０
Ｃに対しこれらデータ線がこのとき変わりうることを示
す。〔ＴＭＯ〕 終了出力線ＴＭＯはＩＯＣからＭＳＰに伸びる。

この線は最新のダイアログを終らせるためにＩＯＣによ
り用いられる。書込動作に関してはＴＭＯは次の条件の
一つを示すことが出来る。（１）データ転送については
、ＴＭＯは転送されるバイトが一つのフイールドの最後
のバイトでありかつデータ・カウントが尽きることを示
す。

データの連鎖はＭＳＰには透明であるから、ＴＭＯは、
データ・チエーン・アレイ内の最後のデータ連鎖ＣＣＥ
のカウントが尽きるときのみ上昇する。（２）指令即ち
ＩＯＣ命令転送については、ＴＭＯは、転送が最新の転
送時送られたバイトで完了すること及びそれ以上のバイ
トが来ないことを示す。

書込動作中は、ＴＭＯは、ＳＴＩ（５ＴＭＩとがローの
ときのみ上昇出来、そしてＩＯＣがＳＴＩ（またはＴＭ
Ｉ）の上昇を検出したとき降下する。

読取動作に関しては、ＴＭＯは次の方法の内の一つにお
いて使用される。（１）データ転送において、ＴＭＯは
転送されるバイトがデータ・カウントを消耗させること
を示す。

データの連鎖はＭＳＰには透明であるから、ＴＭＯは、
データ・チエーン・アレイの最後のデータ連鎖ＣＣＥに
関連したカウントが尽きるときに上昇出来る。（２）サ
ービス・コード・シーケンスにおいては、ＴＭＯは次の
方法の内の一つにおいて使用される。

１．Ｉ０Ｃはシーケンスの転送を（例えばエラーの検出
後に）直ちに停止するためにＴＭＯを上昇させる。

２．Ｉ０Ｃはそれが扱うことの出来る最大数の状態バイ
トを受けており、そしてＭＳＰがこのサービス・コード
・シーケンス内の状態バイトのそれ以上の伝送を停止す
ることである。

読取動作に関しては、ＴＭＯは、ＳＴＯの代りに送られ
て上記の方法の内の一つで用いられる。読取動作中には
、ＴＭＯは、ＳＴＩ（またはＴＭＩ）がハイのときのみ
に上昇出来、そしてＳＴＩ（またはＴＭＩ）が降下する
とき降トする。このＴＭＯ線は使用されないときは論理
０にりセツトされねばならない。〔ＴＭＩ〕 終了入力線ＴＭＩはＭＳＰからＩＯＣへと伸びる。

この線はＭＳＰにより使用されて最新のダイアログを終
らせる。書込動作に関しては、ＴＭＩは、ＳＴＩの代り
に送られそして次の条件の一つを示すことが出来る。１
，データ転送については、ＴＭＩを受け取るバイトが、
ＭＳＰがこの転送シーケンスについて受け入れる最後の
バイト（例えば媒体が消耗される）であること、または
ＭＳＰがこのデータ転送シーケンスを一時的に停止して
いることを示す。

２．指令転送については、ＴＭＩは受け取るバイトがＭ
ＳＰにより要求される最後のバイトであることを示す。

読取動作に関しては、ＴＭはＳＴＩの代りに送られそし
て次の条件の一つを示す。

１．データ転送については、ＴＭＩは、転送されるバイ
トがこのデータ転送シーケンス用の媒体から得られる最
後のバイトであること、またはＭＳＰがこのデータ転送
シーケンスを一時的に停止していることを示す。

この停止されたシーケンスはサービス・コード「データ
転送初期化再開始（ＩｎｉｔｉａｔｅＤａｔａｔｒａｎ
ｓｆｅｒＲｅｓｕｍｅ）」を用いることにより再び開始
出来る。しかしながら指令ポインタ移動（この同一の論
理チヤンネルについて）を行わせるサービス・コードは
、この移動ポインタ・サービス・コードがそのＣＣＥの
実行の終了を示すため、データ転送の終了（回復出来な
い）を表示するということは重要である。かくしてもし
ＭＳＰが停止しているデータ転送を再び開始しようとす
るならば、この転送が再び開始されるまでその論理チヤ
ンネルに対し移動ポインタ・サービス・コードを送るべ
きでない。２．サービス・コード・シーケンスについて
、ＴＭＩは、転送されるバイトがこのサービス・コード
・シーケンス内の最後のバイトであることを示す。

ＴＭＩは使用されないときは倫理０にセツトされねばな
らない。

第１図に示すように、ＩＯＣｌＯｌ−６は、１０Ｃを多
数の周辺プロセサ３００〜３００−ｎの一つに接続する
複数の物理チヤンネル２００１〜２００−ｎを制御する
ことが出来る。

夫々の周辺プロセサは特定のダイアログ・シーケンスに
従つてデバイス・レベル・インターフエースＤＬＩを介
してそれに関連する周辺デバイスの夫々と情報交換を行
う。このＤＬＩを構成する種々の線及びその説明は次の
通りである。デバイス・レベル・インターフエース線 〔ＤＣＰ，ＤＣＯ−ＤＣ５〕 指令コード線は、大容量プロセサＭＳＰ３ＯＯから大容
量記憶装置ＭＳＤ５ＯＯへデコードと実行のためにコー
ド化された指令を運ぶ。

〔ＤＩＰ，ＤｌＯ−Ｄｌ７〕 ９本の双方向線はデータ、アドレス、制御および状態の
情報をＭＳＰとＭＳＤの間で転送するために用いられる
。

〔ＤＣＳ〕

デバイス指令ストローブ線ＤＣＳは、論理１のときに、
指令コード線上の信号がサンプリングに有効である時を
通知する。

〔０ＰＩ〕 動作入力線０ＰＩは、ＭＳＤが存在し、附勢されそして
ＭＳＰと通信することが出来ることを通知する。

〔ＩＤＸ〕

インデツクス・マーク線１ＤＸは２マイクロ秒だけ論理
１となるとき、論理トラツクの開始を示す。

〔０Ｐ０〕 動作出力線０Ｐ０は、ＭＳＰが存在し、附勢されそして
ＭＳＤと通信出来ることを通知する。

〔ＤＩＮ〕デバイス初期化線ＤＩＮはＭＳＤをしてその
すべての記憶素子を初期化状態にする。

〔ＳＲ〕

直列読取入力線ＳＲＩは、書込動作中にＭＳＰに対しＭ
ＳＤが書込指令を実行していることを通知する。

ＭＳＤは書込指令の受信時にこの線を作動しそしてＤＣ
Ｓの後縁までこの線をりセツトしない。読取動作中はこ
のＳＲＩ線は媒体から読取つた情報を含む。読取信号は
ヘツドにより発生され増幅され、そしてＳＲＩ線に与え
られる前にデイジタル形式に変換される。読取信号は媒
体に記録された各遷移について一つのパルスを含む。こ
のＳＲＩ線はまた、情報が双方向性のデータ線を介して
伝送されるとき、インターフエース・ダイアログを制御
するためのストローブとしても用いられる。〔ＳＷＯ〕 直列書込出力線ＳＷＯは、書込むべき情報を伝送する。

この情報は媒体に記録されるべき各遷移について一つの
論理１′マルスを含む。このＳＷＯ線はまた、情報が双
方向性データ線を介して伝送されるとき、インターフエ
ース・ダイアログを制御するためのストローブとしても
用いられる。デバイス・レベル・インターフエースは、
周辺プロセサと接続される周辺デバイスとの間のデータ
及び制御情報の交換を与える。これらインターフエース
線は特定のタイプのデバイスにのみ共通である。ここに
述べる具体的なインターフエースは、第１図に示すよう
に大容量記憶装置５００を大容量記憶周辺プロセサ３０
０へ接続する。ＩＯＣｌＯｌ−６が複数の周辺プロセサ
間でデータ及び制御情報を交換出来るのと同じように、
各周辺プロセサはそれと複数の周辺デバイスとの間でデ
ータおよび制御情報の交換を行うことが出来る。簡単の
ため第１図では各周辺プロセサに一つの周辺デバイスが
接続されている。第１図の一般説明に続いて、記憶サブ
システム１０４は記憶インターフエース・ユニツト１０
４２と主記憶装置１０４−４を含む。

図示のように、主記憶サブシステムは１個から４個の記
憶ポートを有することが出来、各ポートは２５６キロバ
イトの記憶容量を与える。記憶インターフエース・ユニ
ツト１０４−２は、記憶ポートとＣＰＵ及びＩＯＣとの
間の通信をつくるのに必要なロジツク及び制御回路を有
する。この発明の目的についてはこれらユニツトは従来
設計のものと考えてよい。好適な実施例においては、主
記臆１０４４はＭＯＳ半導体メモリを利用する。第１図
に示すように主記憶サブシステムは１〜４個の主記憶ユ
ニツトを有し、夫々のユニツトはケーブル１０４一６〜
１０４−９の一つを介してプロセサ・サブシステムと接
続される。このプロセサ自体において、一つの記憶ポー
トは一つの記憶ユニツトと接続する。各主記憶ユニツト
は、主記憶コントローラまたは主記憶順序付けユニツト
と８個までの記憶サブユニツトとを含む。各サブユニツ
トは４つのセクシヨンを含み、夫々のセクシヨンは８０
００×１０ビツト記憶アレイを含む。各主記憶コントロ
ーラは、９ビツト・バイトの情報を構成する語情報をア
クセスするために必要な読取／書込記憶動作を実行する
ように動作する。第１図の大容量記憶プロセサ３００に
利用される本発明の説明をはじめる前に、まず本発明が
使用される記憶システムにいかにして情報が生じるかの
説明を行う。

この説明は例にすぎないのであり本発明の限界を示すも
のではない。情報は一般に多数の情報フイールドから成
るレコードでデイスクのような回転デバイス上の円周ト
ラツクに沿つて記憶される。

これらフイールドはカウント・フイールド、キー・フイ
ールド及びデータ・フイールドを含む。通常インデツク
ス・マークは各トラツクの物理的な初まりを示し、そし
てデイスク・パツク上のすべてのトラツクは同一のイン
デツクス・マークにより同期される。各トラツクは、ア
ドレス識別用のホーム・アドレス・フイールドとトラツ
クの物理的な条件を示すためのトラツク記述子レコード
（レコードＲＯ）とにより頭出しされる。トラツク上に
記録された夫々の情報フイールドはギヤツプにより分離
される。ギヤツプの長さは記憶デバイス、レコード内の
ロケーシヨン、フオーマツト、ビツト密度及びレコード
長さにより決まる。アドレス・マーカは制御目的用の各
レコードの始めを示す。

各アドレス・マーカに先行する同期化領域は、読取動作
の実行に用いられるタイミング回路を同期するに使用さ
れる複数の同期化信号を含む。これらフイールドの意味
は第５ａ，５ｂ図を参照して後述する。大容量記憶周辺
プロセサ３００の全体説明第２図は本発明による周辺プ
ロセサの更に詳細ではあるが簡略化した図である。

プロセサ３００の主セクシヨンは、周辺サブシステム・
インターフエースＰＳ制御セクシヨン３０２、汎用レジ
スタ・セタシヨン３１４、算術及び論理ユニツトＡＬＵ
セクシヨン３１６、読取専用記憶制（財）セクシヨン３
０４、高速シーケンス制御セクシヨン３０８、デバイス
・レベル・インターフエースＤＬＩ制御セクシヨン３１
０、読取書込バツフア記憶ＲＷＳセクシヨン３０６及び
カウンタ・セクシヨン３１８を含む。ＰＳＩ制御セクシ
ヨン３０２は、プロセサを１バイト幅の非同期ＰＳＩイ
ンターフエース２００に接続しかつＩＯＣとの通信に必
要なデータ及び制岬ダイアログを保持するに必要な、ロ
ジツク回路とバツフア・レジスタを含む。

第２図に示すように、このセクシヨンは、転送導体路３
０３−１〜３０３−５を介してデータ及びコントロール
信号を受けるため、種々のセクシヨンへ接続する。セタ
シヨン３０２はＰＳＩ制御領域３０２−１とバツフア・
レジスタ及び制御領域３０２−５０の二つの領域に分割
される。これら領域はここに詳述する。ＡＬＵセクシヨ
ン３１６はバツフア・セクシヨン３０２−５０に接続す
るに加えて、夫々路３０３−５と３０３−６を通してバ
ツフア記憶セクシヨン３０６と汎用レジスタ・セクシヨ
ン３１４にも接続する。ＡＬＵセクシヨン３１６はプロ
セサ内のすべての論理、算術及びレジスタ転送を行う。
ＡＬＵについての種々の動作モードは、読取専用記憶制
御セクシヨン３０４から路３０３９を介して与えられる
信号により確立される。ここに詳述するように、セクシ
ヨン３１６は、主ＡＬＵと補助ＡＬＵとして設計される
従来の一対の同一の算術及び論理ユニツトと、それらに
関連した制御及びエラー・チエツク・ロジツク回路を含
む。両方のＡＬＵは、８ビツト出力をつくるために相互
接続される２個の４ビツトＭＳＩＡＬＵからなる。ＡＬ
Ｕのキヤリ一付勢、キヤリ一入力及びモード制御人力の
端子に与えられる入力信号の状態に依り、これらＡＬＵ
は演算される一対のオペランドに対し１６種の論理演算
または３２種の算術演算を行うように出来る。両方のＡ
ＬＵは同一のオペランドに対し同時に動作し、そしてエ
ラー・チエツク回路がこれらＡＬＵの結果を比較する。
汎用レジスタ・セクシヨン３１４は、１６個の８ビツト
幅の汎用レジスタを含み、そして特定の演算（例えば指
令コード、ＡＬＵオペランド等）中に必要な情報につい
ての記憶を与える。更に、このセクシヨンは１６個の従
来設計の８入力マルチプレクサーセレクタ回路を含み、
これらから８個の他のソースのいずれか一つの内容がオ
ペランドの一つとしてＡＬＵに与えられ得る。好適な実
施例では、この汎用レジスタは従来設計のアドレス可能
ソリツド・ステート・スクラツチパツド・メモリの記憶
ロケーシヨンに対応する。これらレジスタは、夫々路３
０３−８と３０３−１２を介して制御記憶セクシヨン３
０４とバツフア記憶セクシヨン３０６によりアドレスす
ることが出来る。ギヤツプ及びデータ・カウンタ・セク
シヨン３１８もまた路３０３−１０を介してＡＬＵセク
シヨン３１６へ接続する。このセクシヨンはデータ・カ
ウンタ・ロジツク回路とギヤツプ・カウンタ回路とを含
み、読取、書込及び探索動作中に基本的なカウント制御
を与える。データ・カウンタ回路は演算されるバイトの
数のカウントを与える。ギヤツプ・カウント・ロジツク
回路は、読取られるデータ・レコードのフイールド間の
ギヤツプ長さ（例えばヘツダ一とキー・フイールドとの
間のギヤツプ長さ、キーとデータフイールドと間のギヤ
ツプ長さ等）を正確に示すことによりオリエンテーシヨ
ン情報を与える。詳述するようにこれら二つのカウンタ
の夫々は、主及び補助のカウンタと減分及びチエツク・
ロジツク回路を含む。各カウンタは１６ビツト・カウン
タを形成するように接続された４個の同期４ビツト２進
カウンタ・チツプから成る。データ・カウンタの両カウ
ンタには、ＲＯＳＬＲまたはＲＷＳＬＲのいずれかの内
容により指定される同一のカウントがマイクロ命令によ
りロードされる。これら両カウンタは減分されそして両
カウンタの状態がエラー・チエツク回路で比較される。
これら回路が不一致を検出するとき、エラー表示をセツ
トする。同様に、ギヤツプカウンタの両カウンタには、
ＡＬＵセクシヨン３１６を介してマイクロ命令の一定の
フイールドから得られた同一のカウントがロードされる
。動作付勢されるとき、これらカウンタはクロツク３０
８−２からのクロツクパルス信号により減分される（即
ちカウンタは６００ナノ秒毎に１だけ減分される）。エ
ラー・チエツク回路は、データ・カウンタの動作のチエ
ツクと同じように、それらカウンタの適正動作をチエツ
クする。読取専用記憶制御セクシヨン３０４は、常駐の
制御及び診断マイクロプログラム用の記憶（即ち４００
０個の３２ビツト語の記憶）を与える。

このセクシヨンは、詳述するように二つのセクシヨンか
らなる一つの制御記憶を有する。一方のセクシヨンは固
有動作用に用いられ、他のセクシヨンは外部のシステム
のエミユレーシヨン用に用いられる。好適な実施例では
、制御記憶は不変であり従来設計のプログラマブル読取
専用メモリＰＲＯＭチツプで構成される。明らかにこの
制御記憶は従来のランダム・アクセス・メモリＲＡＭチ
ツプでも構成出来る。かくしてこの制御記憶にはテープ
・力セツト装置のような外部装置によりマイクロ命令が
ロードされる。セクシヨン３０４もまた、関連するアド
レス指定、制御、デコーダ及びパリテイのロジツク回路
を含む。

付加的なアドレス記憶回路は、三つのレベルのマイクロ
命令サブルーチンの間での分岐動作を付勢するために含
まれる。読取／書込記憶セクシヨン３０６は、導体路３
０３−１，３０３−５、及び３０３−１２を介して第２
図に示すように他のセクシヨンへ接続する。

このセクシヨンは、制御及びデータ処理動作（例えば状
態及びアドレス情報）用の一時的記憶を与えることに加
えて、デバイス・パラメータ・バイトを記憶するために
用いられる１．５Ｋ×１０ビツトの読取／書込の変更可
能記憶を含む。デバイス・レベル・インターフエース制
御セクシヨン３１０は、路３１０−４及び４００に接続
するプロツク３１０−２で示す集積制御アダプタを含む
。このアダプタは、デバイス動作を制御しそして母線４
００に要求されるダイアログ・シーケンスを発生するた
め、本システムのデイスク記憶デバイスとのインターフ
エースを確立するに必要なロジツク回路とバツフア・レ
ジスタを含む。即ち、このセクシヨンは指示されたデイ
スク・デバイスの選択と種々の指令の実行とを可能にす
る。バツフア・レジスタは、非同期作動デバイス／アダ
プタ回路と同期大容量記憶プロセサ・ロジツク回路との
間のインターフエースを与える。大容量記憶プロセサ・
セクシヨンの詳細な説明次に上記のセクシヨンを第３ａ
〜３ｋ図を参照じて詳述する。

ＰＳＩ制御セクシヨン３０２及びバツフア・セクシヨン
３０２−５０ＰＳＩ制御領域３０２とバツフア・レジス
タ及び制御領域３０２−５０とは第３ａ，３ｂ図に夫夫
示されている。

第３ａ図において、この領域は、インターフエース２０
０へデイジタル制御及びデータ信号を与えるように動作
する複数のレシーバ／ドライバ・ロジツク回路３０２−
３を含む。

これらレシーバ／ドライバ回路は従来設計のものであつ
て、一対の差動増幅回路からなる。またこれら回路は米
国特許出願番号第８６３，０８７号に示されるドライバ
／レシーバ回路の形をとることも出来る。第３ａ図に示
すように読取バツフア３０２−１４と書込バツフア３０
２−１２は、インターフエース・ドライバ回路及びレシ
ーバ回路とバツフア・セクシヨン３０２−５０のデータ
・バツフアとの間で情報転送を行う。読取バツフア３０
２−１４は従来設計の複数の増幅ラツチ回路を含む。

読取動作中に、母線３０２１６を介して与えられるセク
シヨン３０２−５０のＡバツフアからの出力信号は、制
御信号ＰＡＡＴＰｌＯが２進１に切換るとき、読取バツ
フア３０２−１４へロードされる。

ここで述べるようにこの信号は、プロツク３０２−４に
含まれる非同期回路により発生される。要約すると、こ
のプロツクは、インターフエース２００の種々の線に与
えられる信号を介してＩＯＣによりセツト及びりセツト
出来る複数のラツチ増幅回路を含む。例えば、非同期ロ
ジツク回路は、線ＳＴＩまたはＴＭＩをセツトすること
により、読取バツフアに記憶されたデータをＩＯＣに対
し通知する。読取バツフア３０２−１４は、０Ｃが線Ｓ
ＴＯまたはＴＭＯの一つをりセツトしてこれが更にラツ
チ回路の内の対応するものをりセツトするまで、バイト
を記憶する。書込バツフア３０２−１２は従来設計の複
数のレジスタ段を含む。

バツフア３０２−１２が受ける入力信号は、２進１に切
換る出力データ有効信号ＰＡＯＤＶｌＯに応じてこのバ
ツフア内に記憶される。この信号は、０Ｃがストローブ
出力信号ＰＩＳＴＯｌＯを２進１から２進０にするとき
、非同期ロジツク回路により発生される。書込バツフア
の内容は、信号ＰＡＰＲＦｌＯに応じて制御回路３０２
−７０及び３０２−７２により発生される制御信号によ
り、Ａ，ＥｌまたはＦバツフアに対して、セクシヨス３
０２−５０のそれらの使用可能度の関数として選択的に
ロードされる。ＰＳＩ制御領域３０２−１はまた３０２
−１に含まれた同期制御ロジツク回路を含む。

これら同期制御ロジツク回路は、第３ａ図に３０２−１
６で示される入力母線を介して与えられる読取専用記憶
制御セクシヨン３０４からのマイクロ動作信号によりセ
ツトし得る、複数のフリツプフロツプを含む。またこれ
ら回路はインターフエース２００を介して与えられる信
号でセツト出来る。例えば、マイクロ動作信号は、この
セクシヨンに含まれた３個のシーケンス・フリツプフロ
ツプの一つをセツトすることにより、周辺サブシステム
・インターフエース２００における活動を開始すること
が出来る。即ち、一つのマイクロ命令は要求デＬ夕・フ
リツプフロツプＲＱＤをセツトして、インターフエース
２００をＩＯＣからデータ・バイトを受けるように条件
付ける。またもう一つの命令からのマイクロ動作信号に
より、実行データ転送フリツプフロツプＤＤＴがＩＯＣ
へのデータ・バイトの転送を行わせるようにインターフ
エース２００を条件付けさせる。他の一つのマイクロ命
令は、実行サービス・コード・フリツプフロツプＤＳＣ
を条件付けするマイクロ動作信号を発生し、このＤＳＣ
はＩＯＣへのサービス・コードまたは指令情報の転送を
通知するためインターフエース２００を条件付けする。
他のフリツプフロツプは、終了フリツプフロツプＴＲＭ
ｌサービス・コード入力フリツプフロツプＳＣｌｌサー
ビス付勢出力フリツプフロツプＳＥＯｌ動作出力フリツ
プフロツプ０Ｐ０及び動作入カフリツプフロツプ０ＰＩ
を含み、その内のいくつかもインターフエース２００を
介しての指令及びデータ・バイトの転送を制御するため
マイクロ動作信号によりセツト及びりセツトされる。こ
れらフリツプフロツプの動作は以下で必要に応じて詳述
する。同期制御セクシヨン３０２−１に含まれる夫々の
フリツプフロツプは、セタシヨン３０８内の中央クロツ
ク即ちタイミング・ソース３０８−２からＰＤＡクロツ
ク信号を受ける。

このクロツクは従来設計のものでよく、そして例えば米
国特許第３，７２５，８７１号のような回路を含むこと
が出来る。セクシヨン３０２−１は、従来の４個の４ビ
ツト２進カウンタ段から成る２バイト即ち１６ビツト減
分カウンタを含む。

このカウンタは、終了入カフリツプフロツプＴＭＩがセ
ツトされるべき時を決定するために、プロツク３０２−
４の非同期制御ロジツク回路により用いられる。補助カ
ウンタ３０２−１０は、カウンタ故障の発生を検出する
ためにプロツク３０２−８の比較回路を付勢するために
含まれる。即ち、補助カウンタ３０２１０と主カウンタ
３０２−６とは両方とも、同一のソースからのＩ／０マ
イクロ命令に応じ（例えばセクシヨン３０４の制御記憶
かあるいはセクシヨン３０６のバツフア記憶からＡＬＵ
セクシヨン３１８を通じて）ロードされ、そしてそれら
両方は非同期制御３０２−４の回路からのクロツク信号
ＰＣＣＬＫｌＯにより減分される。プロツク３０２８の
比較回路は、それら両カウンタの一方がＯに減分されて
いるときそれら両カウンタが同一の状態であるかどうか
決定するためチエツクする。両カウンタが同一の状態で
ない場合、比較回路がエラー標識をセツトする。両カウ
ンタがＯに減分されているときには、プロツク３０２−
８の回路はカウント・イコール・ゼロ信号ＰＯＣＥＯ２
Ｏを２進０に切換える。これは必要な数のバイトが転送
されていること（すなわちエラーがない）ことを意味す
る。これらカウンタ、レジスタ及びその他のユニツトに
関連して使用されるタイプの回路についての他の情報に
ついては、テキサス・インスツルメンツ社１９７２年の
「設計技術者のための集積回路カタログ（ＴｈｅＩｎｔ
ｅｇｒａｔｅｄＣｉｒ−ＣｕｉｔｓＧａｔａｌＯｇｆＯ
ｒＤｅｓｉｇｎＥｎｇｉｎ−Ｅｅｒｓ）」を参照され度
い。第３ｂ図から領域３０２−５０が、ここではレジス
タＡ−Ｆで示す６個のレジスタ３０２−５２〜３０２−
５７と、プロツク３０２−７０及び３０２−７２内に含
まれる関連した制御ロジツク回路とを含むことが明らか
である。

各レジスタは１１段含み、その内の９段は一つのバイト
の８データ・ビツト及びパリテイ・ビツトを記憶するた
めのものであり、１段はマーカまたはレジスタ・フル標
識ビツトを記憶するためのものであり、そして他の１段
は終了出力表示ビツトを記憶するためのものである。デ
ータ及び制御情報バイトは、ビツト並列またはバイト直
列形式（ＰａｒａＩｌｅｌｂｙｂｉｔＯｒｂｙｔｅｓｅ
ｒｉａｌ）で領域３０２の読取バツフア及び書込バツフ
アと書込マルチプレクサ回路及び読取バツフアとの間で
転送される。転送の方向と通路は、高速シーケンス制御
セクシヨン３０８内に含まれるフリツプフロツプの状態
により決まる。これらフリツプフロツプは、マイクロ命
令により或る状態にプリセツトされ、そして、制御プロ
ツク３０２−７０と３０２−７２の回路にそれらフリツ
プフロツプを介して与えられる入力信号がそれら転送用
の回路を条件付ける。指定できる動作モードのタイプは
次の通りである。第１モード（ノ一・シーケンス作動モ
ードＮＳＡ）はプロセサの静止状態を表わし、このとき
デイスク・ユニツトに対する転送またはＩＯＣに対する
転送は生じない。プロツク３０２−７０と３０２−７２
の回転は条件付けされて、それによりレジスタ３０２−
５２、３０２−５３及び３０２−５４がＰＳＩに動作上
接続されそしてレジスタＤ，Ｅ及びＦがデバイス・アダ
プタ３１０−２に動作上接続される。シーケンス制御回
路に含まれる転送入カフリツプフロツプと転送出力フリ
ツプフロツプにより発生される一対の信号ＣＱＴＸＩｌ
ＯとＣＱＴＸＯｌＯの状態は、レジスタＡ−Ｃとレジス
タＤ−Ｆの群に対するバイト転送の方向を定める。例え
ば、これら信号の状態についての転送の方向は次の通り
である。（１） ＣＱＴＸＯＯ（１）−Ｐｓ→レジスタ
Ａ→レジスタＢ→レジスタＣ→プロセサ（フアームウエ
ア）動作持ち。

（２） ＣＱＴＸＩｌＯ（１）−レジスタＣ→レジスタ
Ｂ→レジスタＡ−＋ＰＳＩ動作持ち。

（３） ＣＱＴＸＯＯＯ（１）−デバイス・アダプタ→
レジスタＦ→レジスタＥ→レジスタＤ→プロセサ（フア
ームウエア）動作持ち。

（４） ＣＱＴＸＯｌＯ（１）−レジスタＤ→レジスタ
Ｅ→レジスタＦ→要求線を上昇→デバイス・アダプＪ夕
動作持ち。

他のモード即ちサブ・モードは次のようにこれら二つの
信号の状態を利用することにより得られる。

１．ＣＱＴＸＩ００及びＣＱＴＸＯＯＯ．プロセサの通
常状態。

このモードではバイトはＰＳＩ及び／またはデバイス・
アダプタからプロセサへ転送される。２．ＣＱＴＸＩ０
０及びＣＱＴＸＯｌＯ：このモードでは制御情報バイト
がデバイス・アダプタ及び／またはデバイスへ転送され
る。

３．ＣＱＴＸＩ１０及びＣＱＴＸＯＯＯ：このモードで
はサービス・コード・バイトまたは状態バイトのような
情報がＩＯＣへ転送される。

４．ＣＱＴＸＩ１０及びＣＱＴＸＯｌＯ：このモードで
はモード２及び３の転送が組合される。

もう一つのモードは書込動作モードであり、これはシー
ケンス制御回路に含まれている書込動作シーケンス・フ
リツプフロツプにより発生される制御信号ＣＱＷＴＯｌ
Ｏの状態により確立される。

信号ＣＱＷＴＯｌＯが２進１に切換えられるとき、これ
が信号ＣＱＴＸＯｌＯ（！：ＣＱＴＸＩＯＯとを２進１
と２進０とに夫々切換える。これら信号は、これらレジ
スタを条件付けて、ＰＳＩからデバイス・アダプタへま
たは読取／書込記憶装置等へバイトを転送させる。次の
モードは読取動作モードであり、これはシーケンス制御
回路に含まれる読取動作シーケンスフリツプフロツプに
より発生される信号ＣＱＲＤＯｌＯの状態により確立さ
れる。

信号ＣＱＲＤＯｌＯはＰＳＩ制御領域３０２からの信号
ＰＡＤＤＴｌＯと共に信号ＣＱＴＸｌｌＯとＣＱＴＸＯ
ＯＯを夫々２進１と２進０とに切換える。これによりバ
イトがレジスタ３０２−５７乃至３０２−５２を介して
デバイス・アダプタからＰＳＩへシフト出来るようにな
る。もう一つのモードは探索動作モードであり、これは
シーケンス制御回路に含まれている探索動作シーケンス
・フリツプフロツプにより発生される信号ＣＱＳＨＯｌ
Ｏの状態により確立される。

信号ＣＱＳＨＯｌＯはＲＷＳセクシヨンを探索動作中に
条件付けて、それによりバイトがこれらレジスタを介し
てデバイス・アダプタまたはＰＳＩからＡＬＵセクシヨ
ン３１６へ転送されて読取／書込記憶セクシヨン３０６
に書込まれるようにする。第３ｂ図の制御プロツク３０
２−７０と３０２７２は、適切な時刻（すなわち、これ
らレジスタが空のとき）にこれらレジスタ間でのバイト
の転送に必要な信号を発生する。図示のこれら信号は次
のブール代数式に従つて発生される。十符号及び、符号
は夫々０Ｒ及びＡＮＤ動作を示す。１．ＣＤＰＴＡ１０
−ＣＱＴＸｌＯＯ−ＣＤＰＴＥＯＯ・ＣＤＰＴＦＯＯ−
ＰＡＰＲＦ３Ｏ−ＣＤＡＲＦＯＯ：これはＰＳＩからＡ
レジスタへの転送信号である。

この信号（ま転送入カフリツプフロツプがりセツト状態
（ＣＱＴＸｌＯＯ−１）にあり、ＰＳからＥレジスタか
またはＦレジスタのいずれかへの転送がなく（ＣＤＰＴ
ＥＯＯ及びＣＤＰＴＦＯＯ−１）、Ａレジスタが満たさ
れておらず（ＣＤＡＲＦＯＯ−１）かつ書込レジスタが
満たされている（ＰＡＰＲＦ３Ｏ−１）ときに、ハ ｌ
イとなる。２．ＰＡＰＲＦ１０−ＰＫＶＳＰｌＯ・ＰＡ
ＯＶＤｌＯ＋ＰＡＰＲＦｌＯ・ＰＫＶＳＰｌＯ−ＣＤＰ
ＴＸ２Ｏ：これはＰＳｌ書込レジスタ用のレジスタ・フ
ル標識である。

この標識はＰＡＯＤＶｌＯがハイ １となりかつ有効シ
ーケンスが進行中（ＰＫＶＳＰｌＯ−１）であれば常に
セツトされる。この標識は、ＰＴＸがハイとなりこれが
その書込レジスタの内容をＡ，ＥまたはＦレジスタへ転
送するとき、りセツトされる。３．ＰＡＡＴＰ１０＝〔
（ＰＫＤＳＣＯＯ−ＰＫＶＳＰｌＯ＋ＰＫＳＥＯｌＡ−
ＰＫＶＳＰｌＯ）ＰＫＳＴＯ２Ｏ・ＰＫＴＭＯ２Ｏ・Ｐ
ＫＡＤＶｌＯ・ＰＫＳＴｌ２Ｏ−ＰＫＴＭＩ２Ｏ・ＰＫ
ＤＤＴｌＯ〕＋ＰＡＡＴＰｌＯ・ＰＫＶＳＰｌＯ・ＣＤ
ＡＲＦＯＯ：これはＰＳＩ読取レジスタへのＡレジスタ
の転送内容である。

これは読取動作中（即ち、１０Ｃへのデータ転送）にの
みハイとなる。これはＰＳＩが読取モード（信号ＰＫＤ
ＤＴｌＯ）であり、ストローブ・サイクルが進行中でな
く、Ｊシーケンスが有効であり、ＰＳＩカウンタがＯで
なくかつＡレジスタに有効バイトがある（ＰＫＡＤＶｌ
Ｏ−１）ときにハイとなる。

これは、信号ＰＫＳＴＩｌＯ、ＰＫＴＭＨＯ及びＰＫＡ
ＴＰ３ＯがセツトされかつＡレジスタ用のフル標識（が
りセツト（ＣＤＡＲＦＯＯ−１）されるに充分な時間の
間セツトされている。４．ＣＤＡＴＢ１０−ＣＱＴＸＩ
ＯＯ・ＣＤＢＲＦＯＯ＋ＣＤＢＴＣｌＯ：このＡレジス
タからＢレジスタへの転送信号は、入力転送信号ＣＱＴ
ＸＩＯＯが０，でかつＢレジヌタが空（信号ＣＤＢＲＦ
ＯＯ−１）のときにハイとなる。

これはまた、ＢレジスタからＣレジスタへの転送信号が
ハイとなる（ＣＤＢＴＣｌＯ＝１）のときハイとなる。

） ＣＤＢＴＡｌＯ−ＣＤＡＲＦＯＯ−ＣＤＦＴＡＯＯ
・ＣＱＴＸＩｌＯ・ＣＦＡＲＬ２Ｏ：これはＢレジスタ
からＡレジスタへの転送信号である。

この信号は、転送入力シーケンス・フリツプフ田ンプが
セツトされ（ＣＱＴＸＨＯｌ）、Ａレジスタが空であり
（ＣＤＡＲＦＯＯｌ）かつＦレジスタまたはＡＬＵから
の転送がなされていない（ＣＤＦＴＡＯＯ及びＣＦＡＲ
Ｌ２Ｏ−１）ときにハイとなる。５．ＣＤＢＴＣ１０−
ＣＱＴＸＩＯＯ−ＣＦＣＲＬ２Ｏ・Ｃ］）ＣＲＦＯＯ＋
ＣＤＣＴＤｌＯ・ＣＱＴＸＩＯＯ：これはＢレジスタか
らＣレジスタへの転送信号である。

この信号は、転送入カシーケンスフリツプフロツプがり
セツトされ（ＣＱＴＸＯＯｌ）かつＢレジスタが空（Ｃ
ＤＢＲＦＯＯ−１）のときハイとなる。この信号は、Ｃ
レジスタの内容が書込動作時にＤレジスタへ転送される
（ＣＤＣＴＤｌＯ及びＣＱＴＸＩＯＯ）ときにハイであ
る。７．ＣＤＣＴＢ１０−ＣＤＡＢＥｌＯ・ＣＤＦＴＢ
ＯＯ・ＣＱＴＸＩｌＯ：これはＣレジスタからＢレジス
タへの転送信号である。

この信号は転送入力シーケンス・フリツプフロツプがセ
ツトされ（ＣＱＴＸＩｌＯｌ）、Ａ，Ｂまたはこれら両
方のレジスタが空であり（ＣＤＡＢＥｌＯ−１）かつＦ
レジスタからＢレジスタへの転送がない（ＣＤＦＴＢＯ
Ｏ＝１）ときにハイとなる。８．ＣＤＣＴＤ１０−（Ｃ
ＤＤＲＦＯＯ＋ＣＤＦＲＦｌＯ）・ＣＹＷ′ＦｌＯ：こ
れは書込動作中にのみハイであるＣレジスタからＤレジ
スタへの転送信号である。

９．ＣＤＤＴＣＩ０−（ＣＤＡＲＦＯＯ＋ＣＤＢＲＦＯ
Ｏ）＋ＣＤＣＲＦＯＯ）ＣＱＲＤＯｌＯ：これはＤレジ
スタからＣレジスタへの転送信号である。

この信号は、Ａ，ＢまたはＣレジスタが空のとき読取動
作中（ＣＱＲＤＯｌＯ−１）ハイである。１０．ＣＤＤ
ＴＥ１０＝ＣＱＴＸＯｌＯ・ＣＤＰＴＥＯＯ・ＣＤＩＤ
ＥｌＯ：これはＤレジスタからＥレジスタへの転送信号
である。

この信号は、転送出力シーケンス・フリツプフロツプが
セツトされ（ＣＱＴＸＯｌＯｌ）、Ｅ，Ｆまたはこれら
両レジスタが空であり（ＣＤＩＤＥｌＯ−１）かつＰＳ
ＩからＥレジスタへの転送がない（ＣＤＰＴＥＯＯ−１
）ときにハイとなる。１１．ＣＤＥＴＤ１０−ＣＱＴＸ
ＯＯＯ−ＣＤＤＲＦＯＯ・ＣＦＤＲＬ２Ｏ＋ＣＤＤＴＣ
ｌＯ：これはＥレジスタからＤレジスタへの転送信号で
ある。

この信号は転送出力シーケンス・フリツプフロツプがり
セツトされ（ＣＱＴＸＯＯＯｌ）かつＦレジスタが空（
ＣＤＤＲＦＯＯ−１）のときにハイとなる。この信号は
、Ｄレジスタの内容が読取動作中にＣレジスタへ転送さ
れるとき（ＣＤＤＴＣｌＯ−１）ハイである。１２．Ｃ
ＤＥＴＦ１０−ＣＱＴＸＯｌＯ−ＣＤＥＦＡｌＯ・ＣＤ
ＰＴＦＯＯ：これはＥレジスタからＦレジスタへの転送
信号である。

この信号は、転送出力シーケンス・フリツプフロツプが
セツトされ（ＣＱＴＸＯｌＯｌ）、Ｆレジスタが空（Ｃ
ＤＥＦＡｌＯ−１）でありかつＰＳＩからＦレジスタへ
の転送がない（ＣＤＰＴＦＯＯ−１）ときにハイとなる
。１３．ＣＤＦＴＥ１０−（ＣＱＴＸＯＯＯ−ＣＤＥＲ
ＦＯＯ＋ＣＤＥＴＤｌＯ）・ＣＤＦＴＡＯＯ−ＣＤＦＴ
ＢＯＯ：これはＦレジスタからＡレジスタへの転送信号
である。

この信号は、転送出力シーケンス・フリツプフロツプが
りセツトされ（ＣＱＴＸＯＯＯｌ）、Ｅレジスタが空で
あり（ＣＤＥＲＦＯＯ一１）かつＦレジスタからＡまた
Ｂレジスタへの転送がない（ＣＤＦＴＡＯＯ及びＣＤＦ
ＴＢＯＯｌ）ときハイとなる。この信号は、Ｅレジスタ
の内容のＤレジスタへの転送中（ＣＤＥＴＤｌＯｌ）は
ハイである。１４．ＣＤＲＴＦ１０−ＣＤＤＡＫｌＯ・
ＣＱＴＸＯＯＯ・ＣＤＦＲＦＯＯ：これは読取データの
Ｆレジスタへの転送信号である。

この信号は、デバイス・アダプタからのデータ・アクノ
リツジ（ＡｃｋｎＯｗｌｅｄｇｅ）信号がハイであり、
転送出力シーケンス・フリツプフロツプがりセツトされ
（ＣＱＴＸＯＯＯ−１）かつＦレジスタが空（ＣＤＦＲ
ＦＯＯ−１）のときにハイである。高速シーケンス制御
セクシヨン３０８ このセクシヨンはプロツク３０８−２及び３０８４のタ
イミング回路及びこれに関連する回路を含む。

前述のように、クロツク３０８−２は従来設計のもので
あり、プロセサ用のタロツク・パルス信号を発生する。
発生器３０８−４は従来設計のものであり、ＰＤＡ信号
から正しい極性及び位相をもつ書込パルス信号を発生す
る。これらのＣＬＫパルスはセクシヨン３１４と３１８
のレジスタ回路及びカウンタ回路に与えられて、それら
回路を書込動作及びロード動作のため夫々条件づける。
これら種々のシーケンス及びサイクル回路は第３ｃ図及
び３ｄ図に詳細に示す。第３ｃ図に示すセクシヨンのシ
ーケンス・フリツプフロツプは一つの動作の開始時にフ
アームウエアによりセツト出来、そしてその動作の完了
時にハードウエアによりりセツトされる。マイクロ命令
から得られる制御信号はＣＥまたはＣＦを頭に付してあ
る。第３ｃ図において、ハードウエア・シーケンス回路
はゲート及びインバータ回路３０８−１０、フリツプフ
ロツブ３０８−１〜３０８−９及び関連したゲート回路
３０８−１１〜３０８−９２を含む。フリツプフロツプ
３０８−１は第１パス／フオーマツト・フリツプフロツ
プであり、これは探索動作／書込動作中２進１にセツト
される。フリツプフロツプ３０８−２は探索フリツプフ
ロツプであり、これは探索動作中に２進１にセツトされ
る。フリツプフロツプ３０８−３は読取／書込記憶許可
フリツプフロツプであり、これは２進１にセツトされて
セクシヨン３０６の読取書込記憶装置の読取、書込及び
増分中ハードウエア制御を付勢する。フリツプフロツプ
３０８−４は探索へツダ一動作フリツプフロツプであつ
て、２進１にセツトされるとき、ＡＬＵは付勢されて探
索キー動作中にレコードのキー・フイールドの探索引数
におけるすべての１のバイトを比較する。フリツプフロ
ツプ３０ａ−５は転送出力シーケンス・フリツプフロツ
プであり、これは前述のようにレジスタＤ，Ｅ及びＦを
通じてのバイト転送の力向を制御する。

２進１にセツトされると、これはＤレジスタからＥレジ
スタへ及びＥレジスタからＦレジスタへのバイトの転送
を可能にし、そしてＣＤＤＡＫｌＯ信号を切換えさせて
このフリツプフロツプが２進１にセツトされるときＦレ
ジスタに一つのバイトがあることをデバイス・アダプタ
に知らせる。

りセツトされるとき、ＦレジスタからＥレジスタへ及び
ＥレジスタからＤレジスタへのバイトの転送を可能にす
る。ゲート及びインバータ回路３０８−１０は信号でこ
の転送を発生する。前述のようにこの信号は、レジスタ
Ａ，Ｂ及びＣを介してのバイトの転送を制御する。２進
１にセツトされると、ＡレジスタからＢレジスタへ及び
ＢレジスタからＣレジスタへのバイトの転送を可能にす
る。

このフリツプフロツプ３０８５は、読取動作中（ＣＱＲ
ＤＯＯＯ−０）または実行ゼータ転送回路かあるいは実
行サービス・コード回路が付勢とされる（ＰＫＤＤＴＯ
ＯまたはＰＫＤＳＣＯＯ−０）ときにセツトされる。フ
リツプフロツプ３０８−６はカウント・ギャップ・フリ
ツプフロツプであり、これは、最終チエツク・バイトの
処理している時の読取／探索動作中（ＣＱＲＤＯＯＯか
またはＣＱＳＨＯＯＯ−０及びＣＤＬＢＴｌＯ−１のと
き）に２進１にセツトされる。

これはまた図示しない回路による書込動作中にもセツト
される。フリツプフロツブ３０８−８は読取動作フリツ
プフロツプであり、これは読取動作中に２進１にセツト
される。フリツプフロツプ３０８−９は書込動作フリツ
プフロツプであり書込動作中に２進１にセツトされる。
上記回路により発生される信号の或るものは、第３ｄ図
に示すハードウエア・サイクル・カウンタの回路へ与え
られる。

このカウンタは、フリツプフロツプ３０８−１００〜３
０８−１０２と及び関連する入力回路３０８−１１０〜
３０８−１３２を含む。フリツプフロツプ３０８−１０
０は比較サイクル・フリツプフロツブであり、探索動作
中フアームウエアにより２進１にセツト（ＣＦＳＨＯｌ
Ｓ−１）される。

これは、句読（ＰｕｎｃｔｕａｔｉＯｎ）ビツト信号が
検出され（ＣＷＮＲ８ｌＯ−１）かつ前記の第１パス・
フリツプフロツプがセツトされない（第１パスがない）
ときに２進０にりセツトされる。これはまた終了出力ビ
ツトがＣレジスタ内で検出される（ＣＤＣＲＴｌＯ−１
）ときにもりセツトされる。フリツプフロツプ３０８−
１０１及び３０８１０２は２段のトラツプ・カウンタを
形成するように接続される。

書込動作（ＣＹＷＦ′ＢｌＯ，ＡｌＤＡ３ｌ及びＣＹＦ
ＣＷｌＯ−１）中に、このカウンタはセクシヨン３１８
のデータ・カウンタの減分を禁止しそして同期バイトま
たはアドレス及び同期バイトをトラツプする。読取動作
中に、このカウンタは読取られるレコードのフイールド
の同期または先導バイトがＰＳＩへ転送されるのを禁止
する（ＣＱＲＳＯｌＯ，ＣＤＦＴＸｌＯ及びＣＹＩＤＴ
ＯＯ−１）が、必要に応じて読取書込記憶セクシヨン３
０６にはそれらバイトが書込まれるのを許す（例えば読
取カウント動作中に読取られるフラツグ・バイト）。読
取専用記憶制御セクシヨン３０４ 第３ｅ図はセクシヨン３０４をプロツクで示す。

このセクシヨンは、路３０４−５を介して１２ビツト・
アドレスを与えるアドレス・レジスタ３０４４を通じて
アドレス指定出来る読取専用記憶装置３０４−２を含む
。この同一のアドレスは増分レジスタ３０４−６へ与え
られる。レジスタ３０４−６は従来設計のものであつて
、その内容は１だけ増分を可能にし、そしてプロツク３
０４−８の制御回路により２進１とされた増分制御信号
ＣＲＩＮＣｌＯに応じて路３０４−７を介してレジスタ
３０４−４へロードされうる。加えて、レジスタ３０４
−６の内容は夫々路３０４−１４及び３０４−１６を介
して一対の戻りレジスタ３０４−１０及び３０４−１２
へ与えられる。

レジスタ３０４−６の内容は、プロツク３０４−２０の
分岐トラツプ回路により２進１にされている一対の信号
ＣＦＩＲｌｌＯ及びＣＦＩＲ２ｌＯの一方に応答して、
選択的にそれら戻りレジスタヘロードされる。同様に戻
りレジスタ３０４１０及び３０４−１２の内容は、分岐
トラツプ回路３０４−２０により２進１にされている一
対の信号ＣＦＲｌＳｌＯとＣＦＲ２ＳｌＯの一方に応答
して、路３０４−２１及び３０４−２２を介してアドレ
ス・レジスタ３０４−４に選択的にロードされる。アド
レス指定されると、読取専用記録３０４−２はレジスタ
３０４−２５のセンス・ラツチ増幅回路に信号を与え、
そしてこれら信号は、路３０４２６及び３０４−２７の
夫々を介してデコード用の分岐トラツプ回路３０４−２
０とアドレス・レジスタ３０４−４へと与えられる。

分岐トラツプ回路３０４−２０が分岐マイクロ命令をデ
コードしそしてテスト条件が満足されると、これら分岐
トラツプ回路は信号ＣＦＤＴＳｌＯを２進１にし、そし
てアドレス・フイールドの内容がレジスタ３０４−４に
ロードされる。更に、回路３０４−２５からの内容の一
部は、高速分岐ＭＵＸプロツク３０４−２８のマルチプ
レクサ・セレクタ回路へ与えられ、このプロツク３０４
−２８は更に入力端子１−３１に複数のテスト条件入力
信号を受け、それら条件の内の一つはプロツク３０４−
３０のロジツク回路から与えられるものであり、またプ
ロツク３０４−２８はＡＬＵセクシヨンからの入力信号
（ＣＡＲＢＯＣＡＲＢ７）を受ける。

ＭＵＸプロツク３０４−２８の回路はテストされる条件
を表わす出力信号を発生し、これら出力信号は分岐トラ
ツプ・プロツク３０４−２０に与えられる。このプロツ
クは第３ｆ図を参照して詳述する。センス・ラツチ増幅
回路３０４−２５の内容は、路３０４−３１を介してロ
ーカル・レジスタ３０４３２のフリツプフロツプへ選択
的に与えられ、そして分岐テスト・プロツク３０４−３
４内の回路がストローブ信号ＣＲＳＴＲｌＯを２進１に
するときこのローカル・レジスタにロードされる。

レジスタ３０４−３２の内容の部分は、分岐テスト・プ
ロツク３０４−３４と及び分岐ＭＵＸプロツク３０４−
３６内のマルチプレクサ・セレクタ回路とへ与えられる
。更に、ＭＵＸプロツク３０４一３６は図示のようにＡ
ＬＵから信号を受ける。またローカル・レジスタ３０４
−３２は、分岐テスト・プロツクが信号ＣＦＮＴＳｌＯ
を２進１にするとき、路３０４−３７を介してアドレス
・レジスタ３０４−４ヘアドレスをロードする。シーケ
ンスデコーダ３０４−３８に含まれる回路は、ローカル
・レジスタ３０４−３２から路３０４−３９を介して与
えられる信号に応答してマイクロ動作制御信号を発生す
る。マイクロ命令フオーマツト 第３ｅ図の種々のフロツクの説明の前に、種々のタイプ
のマイクロ命令とそれらのフオーマツトを第４ａ−４ｇ
図を参照して説明する。

第４ａ図は読取／書込記憶ＲＷＳマイクロ命令語を示し
、これは読取／書込記憶セクシヨン３０６から読取られ
あるいはそれへと書込まれるべき情報のアドレスとデー
タ路とを制御するために用いられる。

この語は、ビツトＯ〜２で指定される１０１の０ｐコー
ドを有する。ビツト３及び１４は一つのバイトの読取り
またはそれへの書込みのための読取／書込バツフア記憶
内のロケーシヨンを示すフイールドを形成する。２バイ
ト以上の読取／書込動作の場合には、このロケーシヨン
の内容が開始アドレスを指定する。

次のフイールドはカウント・フイールドであり、これは
ビツト１５〜１８を含む。このフイールドは主として、
読取／書込バツフア記憶セクシヨンから又はこれへ情報
の連続的な読取または書込を要求する読取／書込、また
は探索カウントまたはヘツダ一・アドレスの動作に使用
される。例えばこのフイールドにより指定される４ビツ
ト・カウントはセタシヨン３１８内のデータ・カウンタ
の下位のバイト位置へロードされ、このカウンタの残り
の段はハードウエアによりＯが満たされる。ビツト１９
と２０はアドレス選択フイールドとして作用し、これは
フアームウエアが読取／書込記憶アドレスを発生出来る
三つの方法を指定出来る。これら方法は関連した表１に
示す。この表から、このフイールドが０１にセツトされ
るとき、ハードウエアはマイクロ命令の読取／書込記憶
ＲＷＳアドレス・フイールドを参照することなく読取／
書込記憶アドレス・レジスタＲＷＳＡＲの内容を利用す
ることがわかる。このフイールドが１０にセツトされる
とき、フアームウエアが読取／書込記憶アドレス・レジ
スタのビツト位置２−５へ４ビツトの最新論理チヤンネ
ル番号ＬＣＮをロードすることにより読取／書込記憶ア
ドレスを発生する。これらアドレス・ビツトの残りはマ
イクロ命令に含まれるＲＷＳアドレス・フイールドから
取り出される。このフイールドが１１にセツトされると
き、読取専用記憶ローカル・レジスタＲＯＳＬＲ内に含
まれるマイク口命令のＲＷＳアドレス・フイールドによ
り示されるＲＷＳアドレス全体が用いられる。ビツト２
１及び２２はトラツプ・カウント・フイールドとして作
用し、そして種々の動作モードにて実行するためにマス
クされるべきバイト数を指定するために用いられる。

ビツト２３〜２６は４ビツト・フイールドを構成し、こ
のフイールドは読取／書込記憶セクシヨンのスクラツチ
パツド・メモリへの情報の記憶を含む読取／書込動作ま
たは探索動作に必要な特定のシーケンスを示すために用
いられる。表２はＢサブ０ｐコード・ビツトの異つたコ
ーテイングにより特定される動作のタイプを示す。第４
ｂ図は無条件分岐ＵＣＢマイクロ命令のフオーマツトを
示す。

このマイクロ命令は二つの高速分岐マイクロ命令の一つ
であつて、これは、マイクロ命令のビツトが１クロツク
・パルス期間内に次のマイクロ命令語アドレスの発生を
可能にするためにセンス増幅器ラツチからデコードされ
る ！ことを要求する。このマイクロ命令は、他のマイ
クロプログラムまたはルーチンを呼出す目的で非テスト
分岐動作を指定するために用いられる。第４ｂ図に示す
ように０ｐコードビツト０−２は１１０としてコード化
される。ビツト３は２進０１にセツトされて、これが無
条件高速分岐動作であることを指定する。ビツト４及び
５は無条件分岐の前に戻りアドレスのセツトを指定する
ために用いられる分岐前条件フイールドに対応する。詳
細には前述のように読取専用記憾ＲＯＳ制御セクシヨン
３０４は二つの分岐戻りレジスタ（戻りアドレス・レジ
スタ１と戻りアドレス・レジスタ２）を含む。これら戻
りレジスタは、一つのルーチンから他のルーチンへの分
岐時にアドレスを見失なわないために用いられる。第４
ｂ図の表１に示す二ように、ビツト４と５が００にセツ
トされるとき、分岐動作がいずれの戻りレジスタも特定
のアドレスにセツトされる必要なく生じる。ビツト４と
５が１０となるとき、分岐実行ハードウエアはＲＯＳＡ
Ｒ３Ｏ４−４にある最新のアドレスを１だけ増分しそれ
を新しいアドレスへの分岐前に戻りアドレス・レジスタ
１に記憶するように動作する。ルーチン分岐が完了した
後に、戻りアドレス・レジスタ１の内容は第一の元のル
ーチンへ戻るために用いられる。ビツト４及び５が０１
にセツトされるとき、戻りアドレス・レジスタ２にはマ
イク口命令のアドレスが１だけ増分された後ロードされ
る。このアドレス・レジスタは第二レベルの分岐戻りを
与える。上記表１に示すように、ビツト４と５を１１に
することは望ましくなく、この理由はこれがアドレス・
レジスタ１及び２の両方に同一にアドレスをロードする
ことになるからである。第４ｂ図に示すように、ビツト
６−１８は１２ビツトの分岐アドレスを構成し、ビツト
１８が最下位ビツトでありビツト６が奇パリテイ・ビツ
トである。

ビツト１９及び２０はアドレス分岐条件フイールドを構
成し、これが表２に示すような条件を指定する。これら
ビツトが００にセツトされるとき、記憶装置はマイクロ
命令の分岐アドレスにより定められるロケーシヨンへ分
岐する。ビツト１９及び２０が０１にセツトされるとき
、記憶装置は戻りアドレス・レジスタ１にあるアドレス
へ分岐し、一方記憶装置はこれらビツトが１０にセツト
されるとき戻りアドレス・レジスタ２内のそのアドレス
へ分岐する。同様に、ビツト１９及び２０は１１にはセ
ツトされない。ビツト２１２６は一般に不使用フイール
ドを構成するためすべてＯを含む。これらビツトの残り
は図示の通りである。第４ｃ図は高速条件分岐ＦＣＢマ
イクロ命令に対応する第二高速分岐マイクロ命令のフオ
ーマツトを示す。

図示のようにこれは無条件分岐マイク口命令と同〜の０
ｐコードを有するが、そのビツト３は２進１にセツトさ
れる。ビツト４はセツト戻りアドレス・レジスタ１フイ
ールドとして作用する。このビツトが２進１にセツトさ
れかつテスト結果が肯定的であれば、読取専用記憶アド
レス・レジスタの内容は１だけ増分されそして戻りアド
レス・レジスタ１に記憶される。この記憶装置は次に高
速条件分岐マイクロ命令の分岐アドレス・フイールドに
より指定されるロケーシヨンへ分岐する。ビツト５はり
セツト・テスト・フリツプフロツプ・フイールド・ビツ
トであり、これはセツトされると或るテスト・フリツブ
フロツプをテスト完了後にりセツトする。これらフリツ
プフロツプの一つは指令終了フリツプフロツプに対応す
る。ビツト６−１８は分岐アドレス・フイールドを構成
し、ビツト１９−２３はマルチプレクス・テスト条件フ
イールドを構成する。これらテスト条件は第４ｃ図の表
１に示すように定義される。テストされることの出来る
３１までのフリツプフロツプが存在しうる。この表１は
その関連あるフリツプフロツプのいくつかを示す。この
テストは、フリツプフロツプが２進１即ちセツト状態に
なつているかどうかを決定するためになされる。このフ
イールドがすべて１にセツトされるとき、３１個のテス
ト・フリツプフロツプのいずれもテストされるべきでな
いが、ビツト２４−２６で定められるＡＬＵ結果母線信
号を受けるラツチの内の一つがテストされるべきことを
示す。ビツト２４２６は表２で示すようにコード化され
るテスト条件ラツチ・フイールドを構成する。このフイ
ールドはＡＬＵセクシヨンを通じて送られる８ビツトレ
ジスタのいずれか一つの内容を１ビツトづつテストしう
るようにする。第４ｄ図は通常条件分岐ＮＣＢマイクロ
命令のフオーマツトを示す。

高速条件分岐マイクロ命令及び無条件分岐マイクロ命令
とは異なり、このマイクロ命令は読取専用記憶ローカル
・レジスタの出力にてデコードされ、そしてテストの結
果を得るには２クロツクパルス期間を必要とする。通常
条件分岐マイクロ命令はこのマイクロ命令のＡオペラン
ド・フイールドにより指定されるレジスタの任意のビツ
ト位置（２進１，０状態）のテストを可能にする。第４
ｄ図に示すように、このマイクロ命令は０ｐコード１１
１を有する。ビツト３はＡオペランド・フイールドによ
り指定されるレジスタの出力の２進１または０がテスト
されるべきかどうかを示す。ビツト４，５及び１９は不
使用フイールドでありそれ故２進０にセツトされる。ビ
ツト６−１８は分岐アドレス・フイールドを構成し、ビ
ツト２０−２２はラツチ・フイールドを ト構成する。
これらビツトは表１で示すようにコード化されると、テ
ストされるべきＡＬＵ選択レジスタのビツト位置を定め
る。ビツト２３−２６はＡオペランド・フイールドＡＯ
Ｐを構成し、このフイールドが表２で示すようにＡＬＵ
ラツチに記工憶しうる内容をもつ１６個のレジスタの内
の一つを定める。第４ｅ図は入力／出力（／Ｏ）マイク
ロ命令のフオーマツトを示す。

このマイクロ命令は、大容量記憶プロセサ、ＰＳＩ及び
デバイス・アダプｊ夕回路を条件付けてデバイス・アダ
プタ及びＩＯＣインターフエースへ／からの情報転送を
要求する動作を処理させるために用いられる。このマイ
ク口命令語は０ｐコード０１１を有する。ビツト３はセ
ツト・カウンタビツトに対応し、これは２進３１にセツ
トされると、入力／出力カウンタまたはデータ・カウン
タのいずれかにビツト１１−１８から成るカウント・フ
イールドの内容またはＲＷＳＬＲからのもののいずれか
をロードする。この動作は、サービス・コード・シーケ
ンス、書込クデータ・シーケンス、読取データ・シーケ
ンス、探索キーあるいはデータ・シーケンス等のような
入力／出力動作について生じる。このビツトが２進０に
セツトされるとき、前述のカウンタのいずれにも情報が
ロードされないが、シーケンス・フリツプフロツブのみ
が第４ｅ図の表１−６に示すようにセツトされる。ビツ
ト４は、カウント・フイールドが用いられるとき（即ち
ビツト３が２進１）用いられる。このビツトは、２バイ
トのＰＳＩまたはデータカウンタのどのバイトにカウン
ト・フイールドにより指定されるカウンタがロードされ
るべきかをプロセサに示すために用いられる。二つのバ
イトがそれらカウンタヘロードされる場合には、これは
２つのＩ／０マイクロ命令語を必要とする。カウンタの
下位のバイト位置がロードされる毎に、そのカウンタの
上位のバイト位置はすべて２進０にりセツトされる。ビ
ツト４が２進０のとき、それはカウンタの下位のバイト
位置にはＩ／０マイクロ命令のカウント・フイールドが
ロードされることを示す。逆にビツト４が２進１である
とき、カウンタの上位バイト位置にはマイクロ命令のカ
ウント・フイールドがロードされる。このマイクロ命令
のビツト３が２進０にセツトされるとき、これはプロセ
サに対し、フイールド１〜３及びエラー訂正及びフオー
リン（ＦＯｒｅｉｇｎ）モード・フイールドのどのフリ
ツプフロツプがセツトされるべきか又はりセツトされる
べきかを知らせる。ビツト４が２進１にセツトされると
き、これらフイールドで示されるフリツプフロツプは２
進１にセツトされる。ビツト４が２進０のとき、これら
フイールドで示されるフリツプフロツプは２進０にりセ
ツトされる。ビツト４はこれらフイールドがすべてＯを
含むようにコード化されるときには意味をもたない。表
４−６は大容量記憶プロセサ内に含まれるフリツプフロ
ツプの或るものについてのコードを示す。ビツト５及び
６は、カウント・フイールドが使用されるとき（すなわ
ちビツト３が２進１）、サブ０ｐコード・フイールドを
指定する。

この０ｐコード・フイールドはどのカウンタ（ＰＳＩバ
イト・カウンタまたはデータ・カウンタ）がロードされ
るべきかそしてどのカウントのソースがロードされるべ
きか（即ち読取／書込記憶ローカル・レジスタまたは読
取専用記憶ローカル・レジスタから）を定める。表１は
これらビツトについての種々のコーテイング並びに対応
する機能を定める。ビツトJヨ黷P０は、ビツト３が２進
１にセツトされるときＰＳＩシーケンス・フリツプフロ
ツプ・フイールドを定める。上述のようにこれらフリツ
プフロツプは、０Ｃと大容量記憶プロセサとの間のデー
タ転送を扱うためにＰＳＩ装置に対するデータ路をつく
る。表２はこれら４個のフリツプフロツプの異なつたも
のを示すためのコードを示す。ビツトJヨ黷P０のコーテ
イングは一つのフリツプフロツプのセツテイングを示す
が、これらは一つのマイクロ命令で２以上のシーケンス
・フリツプフロツプをセツトするように変更出来る。ビ
ツト１１−１８はカウント・フイールドを示し、このフ
イールドはプロセサによりＰＳＩカウンタまたはデータ
・カウンタのいずれかをロードするために用いられる。
２バイト幅のカウンタをロードするとき、ＰＳＩまたは
シーグンス・フリツプフロツプのいずれかはカウントが
そのカウンタの上位バイト段にロードされているときの
みセツトされる。

第４ｅ図に示すように、ビツト１９及び２０はビツト３
が２進１のときは不使用のビツトである。ビツト２１及
び２２はビツト３が２進１のときトラツプ・カウント・
フイールドとして作用する。このカウント・フイールド
は、読取、書込または探索の動作中プロセサによりトラ
ツプされるべきバイトの数を示す。処理される特定のレ
コードフオーマツトに依り、このフイールドはトラツプ
されるべきバイトの正しい数を指定するためにセツトさ
れる。ビツト２３−２６は、ビツト３が２進１のときシ
ーケンス・フリツプフロツプ・フイールドを定める。こ
れらシーケンス・フリツプフロツプは予定の状態にセツ
トされ、これがＭＳＰの種々のレジスタを通して情報の
双力向性転送を行うための路を確立する。これらフイー
ルド用のコーテイングは第４ｅ図の表３に示すごとくで
あり、これらフリツブフロツプのいくつかについては前
述した。ビツト３が２進０にセツトされると、ビツト５
２６は表４−６に示すように利用される。

第４ｆ図は異つた算術演算を指定するに使用されるマイ
クロ命令用の二つのフオーマツトを示す。

これらマイクロ命令は０ｐコード０１０を有する。ビツ
ト３はマイクロ命令の異つたフオーマツトを示すために
用いられる。ビツト４−７は、１６までの異つた算術演
算（その内のいくつかは論理演算）を定めるサブ０ｐコ
ード・フイールドを構成する。表１はビツト４−７によ
りコード化される算術演算の特定のものを示す。これら
演算は周知である。詳細については前記したテキサス・
インスツルメンツ社の文献を参照され度い。ビツト８及
び９はキヤリ一入カフイールドとして作用し、そして種
々の算術演算を実行するための三つの異つたキヤリ一入
力条件を指定するため表２に従つてコード化される。ビ
ツト１５−１８はビツト３が２進０のときは使用されず
、それ故これらビツトは２進０である。ビツト１０−１
４は一つの算術演算により発生される結果の宛先を指定
するために表３で示すようにコード化される。ビツト１
９−２２は表４に従つてＢオペランドのソースを示すＢ
オペランドＢＯＰ定数フイールドを構成する。同様に、
ビツト２３−２６は表５に従つてＡオペランドのソース
を示す。第４ｆ図から、ビツト３が２進１のときビツト
１５−２２はＢオペランドとして用いられることは明ら
かである。第４ｇ図は論理演算の異つたタイプを指定す
るために用いられるマイクロ命令用の二つのフオーマツ
トを示す。このマイクロ命＋０ｐコード００１を有する
。フオーマツト・ビツト３が２進０のときは表に示され
るレジスタの一つがＢオペランドのソースであることを
示す。ビツト３が２進１のときにマイクロ命令の８ビツ
ト定数フイールドはＢオペランドである。サブ０ｐコー
ド・フイールドのビツト４−７はＡ及びＢオペランドに
対しＡＬＵが実行すべき論理演算を示す。表１は演算の
タイプのいくつかを示す。しかしながら、前記文献にさ
らに詳細が示されている。ビツト１５−１８はビツト３
が２進０のときは使用されない。

ビツト１０−１４はＡＬＵ結果宛先フイールドを構成し
、そしてＡＬＵにより発生される結果を受けるために図
示の表内のレジスタの一つを指定するためコード化され
る。１１１１０と１１１１１を除きすべてのコードは、
その結果を示されたレジスタへ送ると共にそれをＡＬＵ
ラツチに記憶さぜる。

コード１１１１０と１１１１１の場合には、結果はレジ
スタには移されずにＡＬＵラツチだけに記憶される。上
述のようにビツト１９−２２は、ビツト３が０のときに
ＡＬＵへのＢオペランドのソースを定める。

ビツト１５−２２はビツト３が１のときＢオペランドを
定める。またビツト８及び９はこのタイプのマイクロ命
令には用いられない。同様にビツト２３−２６はＡＬＵ
へのＡオペランドのソースを定める。第３ｅ図のＲＯＳ
回路の詳細な説明 第３ｆ図を参照して、第３ｅ図の回路のいくつかを詳述
する。

尚、第３ｆ図は第３ｆ（Ａ）図及び第３ｆ（Ｂ）図とか
ら成る。分岐トラツプ・プロツク３０４−２０は回路３
０４−２００〜３０４２１５を含む。これら回路はセン
ス増幅ラツチ３０４−２５によりこれら回路に直接に与
えられる二つの高速命令の実行中に所要の信号を発生す
る。分岐トラツプ回路により発生されるこれら信号は次
のブール代数式に従つて発生される。１，ＣＦＤＴＳ１
０（ＲＯＳゼータをＲＯＳＡＲへ）ＣＦＵＣＢｌＯ−Ｃ
ＢＮＯＫＯＯ−ＣＦＲｌＳＯＯ・ＣＦＲ２ＳＯＯ＋ＣＦ
ＦＣＢｌＯ・ＣＢＢＯＫｌＯ。

２．ＣＦＦＣＢｌＯ（高速条件分岐）−ＣＦＢＮＨｌＯ
・ＣＲＤＯ３ｌＯＯ３．ＣＦｌＲｌｌＯ（増分器から戻
りレジスタ１へ）ＣＦＵＣＢｌＯ・ＣＢＮＯＫＯＯＯ４
．ＣＦｌＲ２ｌＯ（増分器から戻りレジスタ２へ）ＣＢ
ＮＯＫＯＯ・ＣＦＵＣＢｌＯ−ＣＲＤ２２ｌＯ。

５．ＣＦＲｌＳｌＯ（戻りレジスタ１からＲＯＳＡＲへ
）＝ＣＦＵＣＢｌＯ・ＣＲＤｌ９ｌＯ・ＣＢＮＯＫＯＯ
Ｏ６．ＣＦＲ２ＳｌＯ（戻りレジスタ２からＲＯＳＡＲ
へ）−ＣＦＵＣＢｌＯ・ＣＲＤ２ＯｌＯ・ＣＢＮＯＫＯ
ＯＯ７．ＣＢＢＯＫｌＯ（ＦＣＢに対する分岐０Ｋ）＝
ＣＢＢＯＫＯＣ−ＣＢＴＲＢＯＯ＋ＣＢＴＲＢｌＯ・Ｃ
ＢＲＢＴＯＯ＋ＣＢＮＯＫｌＯＯ８．ＣＢＢＯＫＯＣ（
ＦＣＢテスト条件）ＣＢＢＯＫＯＡ−ＣＲＤｌ９ＯＯ・
ＣＢＢＯＫＯＢ９，ＣＦＵＣＢｌＯ（無条件分岐）−Ｃ
ＦＢＮＨｌＯ・ＣＲＤＯ３ＯＯＯ信号ＣＢＢＯＫＯＡｓ
ＣＢＢＯＫＯＢ及びＣＢＲＳＴＯＯは、高速分岐ＭＵＸ
プロツク３０４−２８に含まれるマルチプレクサ・セレ
タタ回路３０４一２８０〜３０４−２８５の対応するも
のから得られる。

これら回路はプロセサの種々の部分から多数の入力信号
を受け、そして或るテスト条件を表わすこれら信号はサ
ンブルされそしてその結果が図示のように分岐トラツプ
回路３０４−２０へ与えられる。マルチプレクサ回路３
０４−２８４へ与えられる入力の一つは信号ＣＢＥＯＣ
ｌＯであり、これはプロツク３０４−３０の高速分岐ロ
ジツク回路内に含まれるフリツプフロツプ３０４−３０
０により発生される。図示のようにこのフ鎖ツタはこの
フリツプフロツプと、関連するゲート回路３０４−３０
１〜３０４−３０３を含む。他のテスト信号は、線１Ｄ
Ｘからのインデツクス・パルス信号に応答してアダプタ
・セクシヨン３１０により発生されるインデツクス・パ
ルス非受信信号ＡｌｌＤＴＯＯと、セクシヨン３１８か
らのギヤツプ・カウンタ・非イコール ゼロ信号ＣＣＧ
ＣＺＯＯと、セクシヨン３１８からのデータ・カウンタ
非イコール・ゼロ信号ＣＣＤＣＺＯＯと、セクシヨン３
０２からのデータ終了フリツプフロツプ非セツト信号Ｐ
ＫＤＤＴＯＯと及び高速シーケンス制御セクシヨン３０
８からの第１パス／フオーマツト・フリツプフロツプ・
セツト信号ＣＱＦＰＦｌＯである。

回路３０４−２８０はＡＬＵセクシヨン３１６から「Ａ
イコールＢ］信号ＣＡＡＥＢＩＯと「Ａ大なりＢ］信号
ＣＡＡＧＢＩＯを受ける。第３ｆ図において、プロツク
３０４−３４の分岐テスト回路は図示のように配列され
た回路３０４一３４０〜３０４−３４４を含む。これら
回路は、読取専用記憶ローカル・レジスタ３０４−３２
に記憶された通常条件分岐マイクロ命令に応答して分岐
信号を発生するように動作する。更に、これら回路は、
路３０４−３９を介して与えられる通常条件分岐マイク
ロ命令のビツト２３−２６をデコードするように動作す
るシーケンス・デコーダ回路３０４−３８を動作可能に
する信号を発生する。分岐ＭＵＸプロツク３０４−３６
に含まれるマルチプレクサ・セレクタ回路は、ラツチ・
フイールド・ビツト２０〜２２により指定されるＡＬＵ
セクシヨンのラツチの内の一つのサンプリングに応答し
て、分岐信号ＣＢＮＯＫＩＯを与える。更に信号ＣＢＮ
ＯＫＩＯは増分ロジツク回路プロツク３０４８に含まれ
る回路に与えられる。図示のように、このプロツクは回
路３０４−８０〜３０４−８３を含む。これら回路は次
のブール代数式に従つて信号ＣＲＩＮＣｌＯを２進１に
する。ＣＲｌＮＣｌＯ（ＲＯＳを増分）一（ＣＢＮＯＫ
ＯＯ・ＣＦＵＣＢＯＯ・ＣＲＲＥＳＯＯ）・（ＣＦＦＣ
ＢＯＯ＋ＣＢＢＯＫＯＯ）。読取／書込セクシヨン３０
６第３ｇ、３ｈ図はセクシヨン３０６を詳細に示す。

これは従来設計の多数の２５６×１ビツト・アレイから
構成されるスクラツチパツド・メモリ３０６−２を含む
。メモリ３０６−２は多数の増幅器ラツチを含むアドレ
ス・レジスタ３０６−４によりアドレス指定される。レ
ジスタ３０６−４は、ＡＮＤゲート及び増幅回路３０６
−８により発生される制御信号ＣＦＳＲＬｌＯに応答し
て、母線３０６−６を介しＲＯＳＬＲからロードされる
。同様にレジスタ３０６−４の予定のビツト位置には、
制御信号ＣＦＤＶＰｌＯに応答して、路３０６−５を介
しＲＷＳデバイス・ポート・レジスタ３０６７からＬＣ
Ｎビツトがロードされる。第３ｇ図に示すように、レジ
スタ３０６−７はセクシヨン３１６のＡＬＵ母線ラツチ
からロードされる。信号ＣＦＳＲＬｌＯが２進０であれ
ば、レジスタ３０６４は路３０６−１０を介しレジスタ
記憶３０６−１２により供給されるアドレスでロードさ
れうる。このレジスタ記憶は、増分信号ＣＷＩＮＣｌＯ
と増分オンリ信号ＣＷＩＮＯｌＯが共に２進１とされる
と路３０６２５を介して与えられるレジスタ３０６−４
からのアドレスが１だけ増分されそして与えられた後に
、プロツク３０６−１４の回路からのアドレスを受ける
。回路３０６−１６〜３０６−１９は、すべての書込動
作、探索動作及び読取動作中に次の表現に従つて信号（
１？ＷＩＮＣｌＯを２進１にする。ＣＷＩＮＣｌＯ（Ｊ
ＰＡｌＯ−ＣＶ）ＴＭＯＯ＋ＣＱＳＨＯｌＯ・ＣＱＦＰ
ＦＯＯ？ＣＷＰＴＭｌＯ＋ＣＦＲＥＤｌＯＯ回路３０６
−２０は、信号ＣＷＴＯＧｌＯが２進０であり（ＶＩＮ
ＣｌＯが２進１のとき探索動作に信号ＣＷＩＮＯｌＯを
２進１にする。アドレス・レジスタ３０６−４からの高
位の三つのアドレス信号は、アレイの各行について付勢
信号を発生するチツプ付勢デコーダ回路３０６３０へ与
えられる。

プロツク３０６−３２の回路が読取信号ＣＷＲＥＤｌＯ
を２進１にするとき、一つのアドレス指定されたロケー
シヨンのバイト内容が出力ローカル・レジスタ３０６−
４０にロードされる。プロツク３０６−３２の回路３０
６３３〜３０６−３９は、セクシヨン３０４のシーケン
ス・デコーダが信号ＣＥＭＳＱＯ８を発生するときかつ
フリツプフロツプ３０６−３６が信号ＣＷＲＥＤｌＡを
２進１にするときに、信号ＣＷＲＥＤｌＯを２進１にす
る。プロツク３０６−４２は情報ビツトをアドレス指定
されたロケーシヨンに入れる際に用いられるＤＡＴＡｌ
Ｎ回路の段を示す。

これら回路はＡＮＤゲート３０６−４３〜３０６−４７
と増幅回路３０６−４８を含む。ゲート３０６−４４〜
３０６４６はバツフア・セクシヨンのＣ，Ｄ及びＦレジ
スタから情報を記憶するために用いられる。ゲート３０
６−４７はローカル・レジスタ３０６４０から情報を記
憶するため用いられる。種々の転送信号は第３ｈ図に゛
ついて詳述するプロツク３０６−７０の回路により発生
される。ローカルレジスタ３０６−４０は読取専用記憶
装置が信号ＣＦＮＲＬｌＯを２進１にするとき、路３０
６−５０を介してＡＬＵセクシヨンからロードされる。
記憶サイクルの書込部分中において、ゲート及びインバ
ータ回路３０６−５２は８個一組のドライバ・インバー
タ回路を駆動する書込パルス発生器３０６−５４により
発生される書込パルス（例えばＣＷＰＬＯＯ〜鼻ＷＰＬ
Ｏ７）を与えるように付勢され、これによつて情報がア
ドレス指定されたロケーシヨンに書込まれる。回路３０
６−５２は他のゲート及びインバータ回路３０６−５６
が書込ノｔス許可信号を２進１にするときに付勢される
。第３ｈ図は種々の転送制御信号ＣＷ］）ＴＭｌＯ、Ｃ
ＷＣＴＭｌＯ、ＣＷＦＴＭｌＯ及びＣＷＮＴＭｌＯを発
生するためのフロツク３０６−７０の回路３０６７１〜
３０６−８８を示す。ＡＮＤゲート３０６７６〜３０６
−７８は、シーケンス・フリツプフロツプの或るものの
状態をデコードし、そしてインバータ回路３０６−７９
を条件付けて、第１パス探索動作中以外の時にバイトを
Ｄレジスタから読取一書込記憶に転送するため信号ＣＷ
ＤＴＭＯＢを２進０にする。

これによりＡＮＤゲート及びインバータ回路３０６−８
０が信号ＣＷＤＴＭｌＯを２進１にする。同様に、信号
ＣＥＭＳＱＯＡを２進０にすることにより読取専用記憶
がＲＷＳマイクロ命令のサブ０ｐコード・フイールドに
含まれる「０Ａ」のデコードに応答して、Ｄレジスタか
らバイトを転送する。回路３０６−８１〜３０６−８６
は、第１パス探索動作中Ｃレジスタから読取専用記憶へ
のバイトの転送時に、信号（？ＷＣＴＭＯＢを２進０に
するためシーケンス・フリツプフロツプの或るものの状
態をデコードする。

同様に、この読取専用記憶はＲＷＳマイクロ命令のサブ
０ｐコード・フイールド内の［０９」のデコード時に信
号ＣＥＭＳＱＯ９を２進０にする。これによりＣレジス
タから読取専用記憶へのバイトの転送が可能になる。Ａ
ＮＤゲート及び・インバータ回路３０６−８８は、ＲＷ
Ｓマイクロ命令のサブ０ｐコード・フイールド内の「０
Ｂ」または「０Ｃ」のデコード時に、読取書込記憶への
読取一書込記憶ローカル・レジスタの内容の書込を可能
にする。

ＡＮＤゲート３０６−７１〜３０６−７４は夫々、バイ
トが探索動作中トラツプ・カウンタにトラツプされると
き書込カウントまたはキー動作中、そしてバイトがレジ
スタＦに移されるとき読取カウントまたはキー動作中に
転送信号ＣＷＦＴＭｌＯを２進１にする。更に、第３ｈ
図はトグル信号ＣＷＴＯＧｌＯｌトグル・オンリ信号Ｃ
ＷＴ′ＧＯｌＯ及びトグル及び増分信号ＣＷＴＩＣｌＯ
を発生するために用いられるプロツク３０６−１００の
ロジツク回路を示す。

これら回路は信号ＣＷＴＯＧｌＯを発生することにより
１クロツクＰＤＡ時間内に５１２の記憶ロケーシヨンを
通じてＲＷＳアドレス・レジスタの内容を増分する機能
を提供する。この溝成は探索動作中二つのソースからの
情報の蓄積を容易にする。即ち、これは選択されたデバ
イスから第一群の記憶ロケーシヨン（０−５１０へのカ
ウント及びキー・フイールド・バイトの即時記憶、及び
１０Ｃから第二群のロケーシヨン（５１２１０２３）へ
の探索引数バイトの記憶を可能にすｃる。

上から第二桁目のビツト位置ＣＷＳＯｌは、位置的値５
１２を有するために５１２のロケーシヨンにより記憶ア
ドレスを論理的に増分／減分するために二つの状態の間
でトグルされる。プロツク３０６−１００のトグル・ロ
ジツク回．路はＡＮＤゲート３０６−１０１〜３０６−
１０４、増幅回路３０６−１０５及びインバータ回路３
０６１０６を含む。

トグル信号ＣＷＴＯＧｌＯは或るシーケンス・フリツプ
フロツプの状態のデコードに応答して発生される。特に
ＡＮＤゲート３０６．１−１０１〜３０６−１０４は、
夫々非第１パス探索動作中Ｆレジスタに含まれるフラグ
・バイトを記憶するため、句読ビツトが前の読取サイク
ルでセンスされていないとき比較サイクルにおける任意
の探索動作中Ｄレジスタに含まれるバイトを記４憶する
ため、比較サイクル中Ｃレジスタの第１パスに含まれる
バイトを記憶するため、そして探索非第１パス動作中読
取／書込記憶からの探索引数バイトの読取のために、信
号ＣＷＴＯＧｌＯを適切な状態にする。プロツク３０６
−１００のＡＮＤゲート及び増幅回路３０６−１１０及
び３０６−１１１は、トグル信号ＣＷＴＯＧｌＯを図示
のように増分信号ＣＩＮＣｌＯ及びσＷＩＮＣＯＯと合
成してトグル・オンリ信号ＣＷＴＧＯｌＯとトグル及び
増分信号ＣＷＴＩＣｌＯを発生する。

増分信号ＣＷＩＮＣｌＯが２進１にセツトされると、ト
グル・オンリ信号ＣＷＴＧＯｌＯは２進０に保持されて
、次の５１２の記憶ロケーシヨン群のアタセスを防止す
る。第３ｇ図のＡＮＤゲート３０６−２０は、信号ＣＷ
ＯＧｌＯが２進１のとき増分オンリ信号ＣＷＩＮＯｌＯ
を２進０にして、増分ラツチからのアドレスレジスタ・
フリツプフロツプにロードする。アドレス・レジスタの
ＣＷＳＯｌｌＯが２進０にトグルされそしてアドレスが
１だけ増分するとき、ＡＮＤゲート３０６−１１０は信
号ＣＷＩ′ＩＣｌＯを２進１に切換える。汎用レジスタ
・セクシヨン３１４及び算術論理ユニツト・セクシヨン
３１６第３１図は第３１（Ａ）図及び第３１（Ｂ）図と
から成り、セクシヨン３１４と３１６を詳細に示す。

ＡＬＵは主ＡＬＵ３ｌ６−２と補助ＡＬＵ３ｌ６４及び
それらに関連したモード選択回路、キヤリ一・イン回路
、キヤリ一付勢回路（例えばフロツク３１６−６の回路
）とパリテイ・エラー・チエツク回路３１６−８を含む
。補助ＡＬＵ３ｌ６４はチエツクのため主ＡＬＵ３ｌ６
−２の動作を模すだけであるからその関連回路及び動作
については述べない。主ＡＬＵ３ｌ６−２は、そのキヤ
リ一・インＣＩＮｌキヤリ一付勢ＣＥＮ及びモード制御
ＭＯＭ３入力端子に予定の組合せの入力信号を与えるこ
とに応答して、１６の論理演算または３２の算術演算を
行うことが出来る。

このＡＬＵは、付勢信号ＣＡＣＥＮＯＯを２進０にする
回路３１６６２〜３１６−６５により、Ａ及びＢオペラ
ンド信号を受けるため付勢される。論理演算または算術
演算を行わないときは、ＡＬＵ３ｌ６−２は減算モード
（即ち通常探索動作及びエラー検出動作中用いられる）
で動作する。即ち、モード制御回路に信号が与えられな
いときのＡＬＵの正常状態は、ｆを結果とすればｆ−Ａ
−Ｂ−１である。詳細には、ＡＬＵに与えられるモード
信号は０１１０でコード化され、そしてこれはＡＬＵを
所要の結果をつくるように条件付ける（第４ｆ図参照）
。ＡＬＵは１の補数の加算を行うことによりＡ及びＢオ
ペランドを減算して段ＣＡＦＯＯ−ＣＡＦＯ７にＡ−Ｂ
−１に対応する結果を発生する。キヤリ一・イン信号が
ないとキヤリ一・イン端子ＣＩＮに強制的キヤリ一・イ
ンが与えられる。この結果は、結果母線ラツチ３１６−
１０と結果ラツチ３１６−１２に、ストローブ／ＲＳＴ
コントロールプロツク３１６−２０の回路により発生さ
れるストローブ信号ＣＡＳＴＲｌＯに応答してサンプル
されるとき、与えられる。両ＡＬＵ（７）Ａ−Ｂ出力端
子はプロツク３１６−８のＡＮＤ回路にかり比較されて
、その比較を検証する。論理演算中、マイクロ命令のサ
ブ０ｐコード・フイールド（即ちＣＲＮＯ４ｌＯ−ＣＲ
ＮＯ７ｌＯ）は、セクシヨン３０４のＲＯＳローカル・
レジスタからデコーダ３１６−６０に与えられる。

入力信号ＣＲＮＯ４ｌＯ〜ＣＲＮＯ７ｌＯは制御３１６
−２０からのストローブ信号ＣＡＳＴＲｌＯ及びＣＡＳ
ＴＲＯＯと共に、デコーダ３１６−６０を条件付けて適
当なモード制御入力信号を発生し、これは更に入力ＭＯ
〜Ｍ３に与えられる。上述のように、これら信号は主Ａ
ＬＵを条件付けて指示された論理演算を実行させる。Ａ
オペランドＡＯＰは、マイクロ命令語のＡＯｐフイール
ド（即ちビツトＮ２３−Ｎ２６）内で指定されたアドレ
スを有する汎用レジスタ・ロケーシヨンまたは「ホツト
」レジスタから与えられる。ＢオペランドＢＯＰは、（
１）マイク口命令語のＢＯｐフイールド（即ちビツトＮ
ｌ９〜Ｎ２２）により指定される汎用または「ホツトレ
ジスタから、または（２）マイクロ命令０ｐコード・フ
オーマツト指示ビツトが２進１のときマイクロプログラ
マにより指定される８ビツト定数（ＲＯＳローカル・レ
ジスタに記憶されるマイクロ命令語のビツト１５−２２
）、から与えられる。第３ｈ図に示すように、これら信
号は、プロツク３１４２に含まれるＢオペランド・マル
チプレクサ・セレクタ回路を介して与えられる。このと
き、０ｐコード・フイールドのビツトＮＯ−Ｎ２はビツ
ト１９−２２と共に、プロツク３１４−２内のデコーダ
を条件付けてＢオペランドＭＵＸ回路３１４２２に適当
な選択信号を与えさせる。これら指定された論理演算を
行つた後に、主ＡＬＵ３ｌ６−２はその結果を結果母線
回路３１６１０と結果テスト及び記憶プロツク３１６−
３０回路の回路とに送る。

第３１図に示すように、回路３１６−３０は、複数のフ
リツプフロツプ３１６３００，３１６−３１０，３１６
−３３０と、ゲート回路３１６−３０１〜３１６−３０
４、回路３１６−３１１〜３１６−３２５及び回路３１
６３３１〜３１６−３３３を含む。イコール記憶フリツ
プフロツプ３１６−３００は、ＡＬＵがイコール信号Ｃ
ＡＥＱＡｌＯを２進１にしそれと同時にストローブ信号
ＣＡＳＴＲｌＯが２進１となるとき、２進１状態へセツ
トされる。フリツブフロツブ３１６−３００は、信号Ｃ
ＡＥＱＡｌＯが比較インターバル中（即ち信号ＣＡＣＭ
ＴｌＯが２進１のとき）２進０にりセツトされる。Ａ大
なりＢ記憶フリツブフロツプ３１６−３１０は、イコー
ル信号ＣＡＥＱＡｌＯが２進０でかつキヤリ一・アウト
信号ＣＡＡＣＯｌＯが２進１のときに、２進１状態に切
換えられる。フリツプフロツプ３１６−３１０は、スト
ローブ信号が２進１にされるとき、２進０にりセツトさ
れる。フリツプフロツブ３１６−３００及び３１６−３
１０からの出力信号は夫々回路３１６−３０５及び３１
６−３１４に循環される。かくしていずれかのフリツプ
フロツプが２進０にりセツトされるとき、これは信号Ｃ
ＡＡＥＢｌＯとＣＡＡＧＢｌＯの内の適当な一つを２進
０にする。上述のように、これは分岐回路に与えられる
信号ＣＡＡＥＢｌＯ及びＣＡＡＧＢｌＯである。これら
信号は比較が探索動作中に成功したかどうかを示す。キ
ヤリ一・アウト記憶フリツプフロツプ３１６３３０は主
ＡＬＵ３ｌ６−２によりキヤリ一・アウトが発生される
とき２進１状態にセツトされる。結果母線回路３１６−
１０に含まれる結果は、読取専用記憶制御セクシヨン３
０４と汎用レジスタ・セクシヨン３１４とへ伝達される
。上述のように、この結果は、以降の分岐テストのため
結果母線回路にとどまるか、あるいは論理または算術タ
イプのマイクロ命令のビツトＮｌＯ−Ｎｌ４（即ちＤＯ
Ｒマイクロ命令フイールド一第４ｆ、４ｇ図参照）によ
り指定される３１個のレジスタの一つに与えられる。制
御プロツク３１６−２０により発生されるストローブ許
可信号は、リセツト信号ＣＡＲＳＴＯＯによる結果回路
３１６−１２とエラー・チエツク回路３１６−８のりセ
ツトを許す。第３１図に示すように、これら回路は複数
のゲート回路３１６−２１〜３１６−２８を含む。ＡＮ
Ｄゲート及びインバータ回路３１６−２１は、２進１に
セツトされたビツト４−７を有する論理タイプのマイク
ロ命令を除きすべての算術、論理及び通常条件分岐タイ
プのマイクロ命令についてＡＬＵの結果の記憶を許すス
トツブ許可信号ＣＡＳＴＡｌＯを発生するように動作す
る。これは記憶された情報を破壊することなく前のマイ
クロ命令の結果の伝送を許す。論理演算信号ＣＦＬＯＧ
ｌＯが２進１に等しいとき、算術演算信号ＣＦＡＲＯｌ
Ｏが２進１に等しいときそして通常条件分岐動作のとき
には、信号ＣＦＮＣＢｌＯは２進１である。

これら信号は増幅回路３１６−２５とインバータ回路３
１６−２６を条件付けて適正なストローブ信号を発生さ
せる。ＡＮＤゲート及び増幅回路３１６−２８は、りセ
ツト信号ＣＡＲＥＳＯＯとストローブ信号ＣＡＳＴＲＯ
Ｏに応答してりセツト信号ＣＡＲＰＦＯＯを正しい状態
にするように動作する。

論理演算と同様に、ビツトＣＲＮＯＯ４〜ＣＲＮＯ７は
ストローブ信号と共にデコーダ３１６−６０を条件付け
て算術演算中適正なモード制御入力信号を発生させる。

キヤリ一・イン信号ＣＡＣＩＮＯＯは図示しない回路に
よりマイクロ命令語のキヤリ一・イン・ビツトＣＲＮＯ
８及びＣＲＮＯ９から発生され、そして結果はキヤリ一
・インＣＩＮ端子に与えられる。上述のマイクロ命令語
のコーデイングに依り、ＣＩＮとＭＯ−Ｍ３端子に与え
られる信号は実行されるべき特定の算術演算を指定する
。Ａ及びＢオペランドは論理演算の説明に関連して述べ
たソースから取り出される。同様に、結果ラツチ回路３
１６−１２にロードされそして結果母線に与えられる結
果は、マイクロ命令語のＤＯＲフイールドのビツトで決
定される如くテス５卜用に伝送あるいは記憶され得る。
上述のように、探索動作中に、ＡＬＵは夫々カウント・
フイールド、キー・フイールドまたはデータ・フイール
ドの探索動作中レコードのカウント・フイールド、キー
・フイールド及びデータ・４フイールド部分の処理に必
要なすべての算術演算を実行する。

ＡＬＵは所要の論理演算Ａ−Ｂ−１を行うように条件付
けられ、その間にＢオペランド・マルチプレクサ・セレ
クタ回路３１４−２２から得られるＣレジスタまたは読
取／書込記憶セクシヨンからのＢオペランドは、Ｄレジ
スタを介しＡオペランド・マルチプレクサ回路３１４−
２２から得られるＡオペランドと比較される。まず、Ｆ
−１動作（第４ｆ図）を指定するようにコード化される
論理タイプマイクロ命令はＡＬＵをしてイコール信号Ｃ
ＡＥＱＡｌＯを２進１にさせる。これと同時に、ストロ
ーブ信号ＣＡＳＴＲｌＯは２進１にされ、これがイコー
ル比較フリツプフロツプ３１６−３００を２進１にする
。探索中にはそれ以上の算術または論理マイクロ命令は
実行されず、それ故ストローブ信号ＣＡＳＴＲｌＯは２
進０にとどまる。探索動作の完了時に、ＦＣＢマイクロ
命令は、成功した比較があつたかどうかをきめるため信
号ＣＡＡＥＢｌＯとＣＡＡＧＢｌＯの状態をテストする
ために用いられる。このマイクロ命令はまたストローブ
信号ＣＡＳＴＲｌＯを２進１にし、これがＡＬＵ回路を
りセツトする。プロツク３１４の汎用レジスタとマルチ
プレクサ回路をみるに、第３１図からこれらレジスタが
二つのソリツド・ステート記憶３１４−３と３１４−４
に含まれていることがわかる。

従来設計のこれら二つの記憶は夫々のアドレス・レジス
タ３１４−６及び３１４−８によりアドレス可能である
。これらレジスタは、汎用レジスタについてのアドレス
を与える読取専用記憶ローカル・レジスタ（すなわちＣ
ＲＮ２Ｏ−ＣＲＮ２２とＣＲＮｌ２−ＣＲＮｌ４）から
直接に信号を受ける。このアドレス・レジスタの内容は
セレクタ・レジスタに与えられ、その後にＡＬＵに与え
られる。プロツク３１４−２０に含まれるアドレス選択
回路は、ビツトＮｌ９−Ｎ２２をデコードしそして出力
選択信号ＢＭＯ−ＢＭ２を入力としてＢオペランド・マ
ルチプレクサ回路３１４−２２に与える。

選ばれたソース・レジスタからのマルチプレクサ出力信
号は、プロツク３１４−３４の制御回路が信号ＣＡＢＢ
ＡＯＯを２進１にするとき、セレクタ・レジスタ３１４
−２８に与えられる。これは、汎用レジスタまたはこの
システムの他のレジスタの一つからの情報がＢオペラン
ド・ソースとして作用するかどうかを決定するビツトＮ
Ｏ−Ｎ３とＮｌ９の特定のコーデイングに応答してなさ
れる。ＭＵＸアドレス記憶プロツク３１４−２１に含ま
れるフリツプフロツプは、探策動作中そのソ一スの連続
的選択のためビツトＮ２Ｏ−Ｎ２２の指示を保持する。
更に詳細には、これは許可フアンクシヨンＣＡＢＢＡｌ
ＯまたはＣＡＢＢＡＯＯのどちらがアドレス指定された
汎用レジスタ又はプロツク３１４−２２のマルチプレク
サ回路に接続さ ５れる汎用レジスタのいずれかを選ぶ
ために２進１にされるべきかを形定するのは、制御回路
３１４−３４に与えられるビツト１９である。同様に、
プロツク３１４−２６のマルチプレクサ・アドレス選択
回路は、制御信号ＡＭＯ−ＡＭ２をプロツク １．３１
４−２４のＡオペランド・マルチプレクサ回路に与えて
それらレジスタの一つをＡオペランドのソースとして選
択する。また、ＭＵＸアドレス記憶３１４−２７に含ま
れるフリツプフロツプは、探索動作中更に参照するため
ビツトＮ２４−Ｎ２６ｌの指示を保持する。プロツク３
１４−３２に含まれる制御回路は、ビツトＮＯ−Ｎ２及
びＮ２３に応答して、許可信号ＣＡＡＢＡｌＯとＣＡＡ
ＢＡＯＯを発生するように動作して、アドレス指定され
た汎用レジスタまたはマルチプレクサ回路３１４２４に
接続されたレジスタの内の一つの出力を選択する。信号
ＣＡＡＢＡｌＯが２進１にされると、アドレス汎用レジ
スタの内容がセレクタ３１４−３０に与えられる。逆に
、許可信号ＣＡＡＢＡＯＯが２進１となると、これらレ
ジスタの内の指定された一つの内容が選択されセレクタ
３１４−３０に与えられる。前述したように記憶３１４
−２及び３１４−４の夫々の汎用レジスタへの情報の書
込時に、それらアドレスはビツトＮｌ２−Ｎｌ４（即ち
論理または算術タイプのマイクロ命令のＤＯＲフイール
ド）により定められ、そして書込は書込発生器３０８−
４により発生されるパルス信号ＣＬＫに応答して行われ
る。データ及びギヤツプ・カウンタ・セクシヨン３１８
第３ｊ図はセクシヨン３１８を構成するロジツク回路を
詳細に示す。

データ・カウンタＤＡＣ用のロジツク回路は主カウンタ
３１８−２と補助カウンタ３１８−４及びそれらの減分
制御回路３１８−６とエラー・チエツク・ロジツク回路
３１８−８を含む。更にこのセクシヨンはデータ・カウ
ンタがＯまで減分するときを通知するカウント・ロジツ
ク回路を含む。図示のようにプロツク３１８−１０内の
これら回路はデータ・カウンタがＯになつたことを検出
すると、信号ＣＤＤＣＺｌＡフを２進１にするように動
作する従来設計のデコーダ３１８−１００を含む。

これは更にフリツプフロツプ３１８−１０４のＡＮＤゲ
ート３１８−１０２を条件付けて、それによりＡＮＤゲ
ート３１８−１０８または３１８−１１０が増幅回路３
１８−１１２をして信号ＣＣＳＣＺｌＯを２進１にさせ
るとき、ＡＮＤゲート３１８−１０２を２進１に切換え
る。フリツプフロツプ３１８−１０４は、保持信号ＣＣ
ＣＺＨｌＯが２進０となるとき、ＡＮＤゲート３１８−
１０６を介して２進０にりセツトされる。前述したよう
にカウンタ３１８−２及び３１８−４は、／Ｏマイクロ
命令語に応じてロードされる。詳細には、８ビツト・カ
ウント・フイールドは、読取専用記憶ローカル・レジス
タ（ビツトＣＲＮｌ５〜ＣＲＮ２２）から、または読取
／書込記憶ローカル・レジスタ（段ＣＷＮＲｌ〜ＣＷＮ
Ｒ７）からそれらカウンタにロードされる。これら信号
群のいずれかはカウンタ母線に与えられ、そしてパルス
信号ＣＬＫとＯにされている信号ＣＣＤＵＬＯＯ（ＤＡ
Ｃ上位ロード）とＣＣＤＬＬＯＯ（ＤＡＣ下位ロード）
に応答して同時にそれらカウンタにロードされる。選ば
れた特定のカウント・フイールドはＩ／Ｏマイクロ命令
語のセツト・カウント・フイールドにより確立される。
信号ＣＦＣＦＲｌＯとＣＲＣＦＭｌＯの発生を生じさせ
るように動作するのがこのカウント・フイールドである
。動作中、両カウンタは、一つのバイトがデバイス・ア
ダプタから／へ転送される毎に減分信号ＣＣＤＥＣｌＯ
により減分される。

この減分は書込動作、読取／探索動作あるいはロード動
作中に生じ得るが、読取／探索動作用の減分信号を発生
するＡＮＤ回路のみを示す（即ちＡＮＤゲート及び増幅
回路３１８−６０）。エラー・チエツク・ロジツク回路
３１８−８は両カウンタの内容を比較する従来設計の比
較器を含み、一致が検出されない場合にはこれら回路は
エラー信号ＣＣＤＣＥｌＯを２進１にする。第３ｊ図に
示すように、このセクシヨンは更に主ギヤツプ・カウン
タ３１８−１２、補助ギヤツプ・カウンタ３１８−１４
及び減分制御回路３１８一１６、エラー・チエツク回路
３１８−１８を含む。

同じく図示のようにセクシヨン３１８は、主ギヤツプ・
カウンタが０となるときを示す出力信号を出すギヤツプ
・デコーダ回路３１８−２０を含む。カウンタ３１８−
１２及び３１８−１４の両方は、信号ＣＣＧＬＬＯＯ（
ＧＡＣ下位ロード）とＣＣＧＵＬＯＯ（ＧＡＣ上位ロー
ド）が２進０とされるとき、ＣＬＫパルス信号に応答し
てＡＬＵ結果母線からの８ビツト定数で同時にロードさ
れる。このロードは、信号ＣＦＧＬＬｌＯを発生させる
算術タイプ・マイクロ命令のデコードにより生じる。こ
れは算術タイプ・マイクロ令命に応答して生じる。動作
中、両カウンタは、２進１にされる信号ＣＱＣＧＰｌＯ
に応答してＡＮＤゲート３１８一１６２を介しセツトさ
れるフリツプフロツプ３１８−１６０により発生される
信号ＣＣＧＥＣＯＯにより、減分される。フリツプフロ
ツプ３１８６０はクロツクＰＤＡパルス時間の終りにＡ
ＮＤゲート３１８−１６４を介してりセツトする。両カ
ウンタの内容はプロツク３１８−１８内の従来設計の比
較器により比較されそして一致が検出されないときこの
比較器はエラー信号ＣＣＧＣＥｌＯを２進１にする。デ
バイス・レベル・インターフエース制御セクシヨン３１
０第３ｋ図において、セクシヨン３１０を詳述する。

前述したようにこのセクシヨンは集積制御アダプタ３１
０−２とプロツク３１０−３内の読取／書込マルチプレ
クサ及びバツフア回路を含む。アダプタ３１０−２はア
ダプタ及び選択されたデバイスの条件付けを付勢する複
数のレジスタを含む。これらレジスタは、デバイス・ポ
ート・レジスタ３１０−１、デバイス指令レジスタ３１
０−・：４、アダプタ指令レジスタ３１０−６、及びパ
ラメータ・レジスタ３１０−８を含む。各レジスタは情
報記憶のために特定のシーケンスで動作可能とされる。
特に、種々のレジスタは制御信号ＣＦＤＰＬｌＯ、ＣＦ
ＤＣＬｌＯ、ＣＦＡＣＬｌＯ及びしＣＦＰＲＬｌＯによ
り信号を記憶するため付勢される。これら信号は、セク
シヨン３０４のＤＯＲデコーダ回路による論理タイプ
マイクロ命令の特定のフイールドのデコードから得られ
る。図示のように、これら制御信号に応答してこれらレ
ジス４夕はプロツク３１０−３のＡＬＵ結果母線からロ
ードされる。書込マルチプレクサ回路は、すべての書込
動作に対するゲート装置として作用し、そしてプロセサ
の種々のセクシヨンから（例えばバツフア・セクシヨン
３０２−５０のＦレジスタから）入力信号を受ける。デ
バイス・ポート・レジスタ３１０−１は通常は与えられ
たシーケンスでロードされる最初のレジスタであり、そ
して論理チヤンネル番号を特定のデバイスに関連づける
ために用いられる。

即ち、ＡＬＵ結果母線により与えられる下位の４ビツト
はデバイス・ポート・レジスタにロードされ、そしてデ
バイス・ポート・デコーダ３１０−１０は、これらビツ
トを１２の大容量記憶デバイスの内の任意の一つを選ぶ
ために用いられる多数の選択信号（その内のいくつかの
みを示す）にデコードする。パラメータ・レジスタ３１
０−８は通常ロードされる第二のレジスタであり、これ
はＡＬＵを介し特定の動作に必要な予め記憶されたデバ
イス・パラメータ・バイト情報を読取／書込記憶セクシ
ヨンからロードされる。この情報バイトはアダプタ制御
回路３１０−１２によりデコードされ、そして与えられ
たモードで動作するようにこのアダプタを条件づけるた
めの制御信号を発生する。詳細は本発明に関係しないの
で省略する。デバイス指令レジスタ３１０−４はＡＬＵ
から情報を受けて、それを（デバイス・ポート・デコー
ダ３１０−１０により選ばれる）指令の実行のため指定
されたデバイスの一つに直接に与える。

アダプタ指令レジスタ３１０−６は通常はシーケンスの
最後にロードされるレジスタであり、そして指定された
デバイス指令の実行のためにアダプタ３１０−２内の回
路を条件付ける。下位の４ビツトＡｌＡＣ４〜ＡｌＡＣ
７は、インターフエースの種々のタグ線をセツトしある
いはアダプタ内の或るタイプの動作を指定するために用
いられる信号を発生するアダプタ指令デコーダ３１０−
１４によりデコードされる。ビツトＯ〜３は、制御ゲー
ト回路に与えられ、そしてプロツク３１０−１６内の種
々の制御フリツプフロツプをセツトするため用いられる
。これらフリツプフロツプは、アダプタが読取動作また
は書込動作を行うべきかどうかを確立し、そしてそのよ
うなタイプの動作に対する他の情報を定める。この回路
そのものについては本発明の範囲外のため省略する。第
３ｋ図に示すように、このアダプタはシフトレジスタ３
１０−１８及び関連する読取／書込クロツク及びカウン
タ回路３１０−２０とを含む。

直列モードで動作するとき、デバイスからインターフエ
ース線ＳＲＩにより与えられる情報は従来設計の読取ク
ロツクの制御のもとでシフトレジスタ３１０−１８へと
シフトされる。シフトが生じると、ブロツク３１０−２
０内のビツト・カウンタは、通常は同期ビツトが各デー
タ・ビツトをひとまとめにするから、１ビツト・インタ
ーバル毎に１だけ増分される。カウンタが予定のカウン
ト、例えば６ビツト・モードでは６カウントあるいは８
ビツト・モードでは８カウント、まで増分すると、組立
てられた文字を読取バツフア３１０−３２に並列で転送
する。更に、この転送によりアダプタ３１０−２がデー
タ利用可能信号を発生し（Ａ１ＤＡＶ１０を２進１にす
る）、これはセクシヨン３０４のプロセサ・シーケンス
・ロジツク回路に対し、データ・バイトが読取バツフア
３１０３２に記憶されておりそしてセクシヨン３０２の
Ｆレジスタへの転送の準備が出来ていることを示す。デ
ータ利用可能信号の検出により、セタシヨン３０４のシ
ーケンス制御回路はデータ・アクツジ信号Ａ１ＤＡＫ１
０を２進１にすることによりその信号を確認するように
動作する。かくて信号Ａ１ＤＡＶ１０及びＡ１ＤＡＫ１
０の発生がアダプタとプロセサの動作を互いに同期させ
る。書込動作の場合には、アダプタ３１０−２は、デー
タがＦレジスタに記憶されていることを検出するとき、
デバイス・ストローブ信号ＤＸＤＣＳ１０を２進１にす
るように動作する。デバイス指令レジスタ３１０−４に
ロードされる指令はデコードされ実行される。同様にこ
のアダプタは、バイトがＦレジスタに記憶されておりか
つ書込バツフア３１０−３４へそして一時にービツトづ
つインターフエース線ＳＷＯへのシフトのためシフトレ
ジスタ３１０−１８へ転送する準備ができているときを
サンプルするために、信号Ａ１ＤＡＫ１０及びＡ１ＤＡ
Ｖ１０を利用する。図示しないが、シフトレジスタ３１
０−１８は、クロツク回路３１０２０により同期ビツト
とビツト転送とが交互になるように条件付けられるゲー
ト回路を含む。アダプタが並列モードで動作するのと比
較して、これは母線Ｄ１０−Ｄ１７を介し書込バツフア
３１０３４と読取バツフア３１０−３２から夫々情報バ
イトを送受する。このモードでは線ＳＷＯとＳＲＩはス
トローブ信号を送る。制御バイト 本発明の動作を説明する前に第７図を参照する。

第７図はプロセサ３００で使用される数個の制御バイト
の種々のビツトの意味を示している。プロセサ３００の
動作は、第７図に示してあるワーク・バイト１、ワーク
・バイト２、及び読取／書込デイレクタ・バイトに対応
する３バイトに記憶されている情報にしたがつて制御さ
れる。各バイトのビツトは、マイクロプログラムによる
制御の下で動作しているプロセサによつて変更できまた
はテストできるだけである。このテスト動作はプロセサ
のＡＬＵにおいて行われる。第７図のバイトを詳細に見
れば明らかな如く、汎用レジスタ６に記憶されているワ
ーク・バイト１は、第７図に指定されている条件を指示
するようにコード化された８ビツトを含む。

このバイトは探索、読取、書込のマイクロプログラム・
ルーチンにより使用されて更新され、そしてオリエンテ
ーシヨンの目的のため使用される。各ビツトの意昧は次
の如くである。即ち、ビツト０は２進１にセツトされて
、大容量記憶プロセサの動作がデイスクから読出される
情報に対して［方向づけ」をされることを示す。一般に
はこのビツトは、ヘツダー操作マイクロプログラム・ル
ーチンにより２進１にセツトされ、オリエンテーシヨン
を失なわれる制御タイプ指令により２進０にリセツトさ
れる。ビツト０が２進１にセツトされてオリエンテーシ
ヨンを知らせると、ビツト１は先行するヘツダー・フラ
グ・バイトの偶／奇ビツトの状態を表わす。一般にレコ
ードのヘツダー・フイールドが読取られると、プロセサ
はこのバイトの奇／偶ビツトを比較する。従つて、ビツ
ト１は各ヘツダー処理動作の後にセツトまたはリセツト
される。ビツト２は２進１にセツトされると、ギヤツプ
・カウンタが零に等しくない期間中にデイスクの読取／
書込ヘツドがホーム・アドレスからレコードＯへのギヤ
ツプを通して移動しつつあることをプロセサに対し知ら
せる。プロセサはこのビツトを、読取、書込または探索
のホーム・アドレス指令に応答して２進１にセツトする
。ビツト３は２進１にセツトされると、ギヤツプ・カウ
ンタが零に等しくない期間中にデイスク読取／書込ヘツ
ドがヘツダーからキーへのギヤツプを通して移動しつつ
あることをプロセサに対し知らせる。このビツトは、エ
ラーの検出がなかつたときヘツダー・ルーチンの完了時
にプロセサによつて２進１にセツトされる。ビツト４は
２進１にセツトされると、ギヤツプ・カウンタがカウン
ト「Ｏ」を記憶していない期間中にデイスク・ヘツドが
キーからデータへのギヤツプを通して移動しつつあるこ
とをプロセサに対し知らせる。

このビツトはキー操作マイクロプログラム・ルーチンに
より、及びレコードのキーの長さが零であるときヘツダ
ー・ルーチンによりセツトされる。ビツト５は２進１に
セツトされると、ギヤツプ・カウンタがカウント０を記
憶していない期間中デイスク読取／書込ヘツドがデータ
からヘツダーへのギヤツプを通して移動しつつあること
をプロセサ３００に対し知らせる。このビツトはデータ
操作マイクロプログラム・ルーチンにより２進１にセツ
トされる。ビツト６は２進１にセツトされると、今読取
られる最新のレコードのキー長さが零であることをプロ
セサ３００に知らせる。最後に、ビツト７は探索マイク
ロプログラム・ルーチンにより使用される（説明省略）
。第７図に示す如く、汎用レジスタ・ロケーシヨン７に
記憶されているワーク・バイト２は、指定された条件を
表わすようにコード化された８ビツトを含む。

このバイトは、探索、読取、書込のルーチンにより使用
されて更新される。このバイトは、主として書込マイク
ロプログラム・ルーチンにより使用される指令連鎖情報
を記憶する。プロセサはこのバイトを、チヤンネル・プ
ログラムの初期設定時及び制御指令の実行完了後に２進
０に．リセツトする。詳細には、このバイトの各ビツト
の意味は次の如くである。即ち、ビツト０は２進１にセ
ツトされると、レコードＯ書込指令が許可されることを
プロセサ３００に対し知らせる。このビツトは通常は探
索または書込のホーム・アドｊレス指令により２進１に
セツトされる。ビツト１は２進１にセツトされると、カ
ウント、キー及びデータの書込指令が許可されることを
プロセサ３００に知らせる。ビツト２は２進１にセツト
されると、キー及びまたはデータの書込指令が許可４さ
れることをプロセサ３００に知らせる。従つて、明らか
なように、最初の３ビツトが連続するまたは連鎖する指
令をチエツクするのに使用される。ビツト３は予備ビツ
トであり、一方ビツト４は２進１にセツトされると読取
られているトラツクにインデツクス・マークが検出され
たことをプロセサ３００に知らせる。一般に、このビツ
トは２進１にセツトされ、どのインデツクス・マークに
おいてトラツクの切換えを行うべきかを決定するために
多重トラツク・マイクロプログラム・ルーチンにより使
用される。ビツト５は２進１状態にセツトされると、デ
イスクの書込を許可するところの書込許容モードにデバ
イスがあることをプロセサ３００に知らせる。ビツト６
と７は、データが別のトラツクに再配置されたこと及び
オーバーフロー・レコードが検出されたことを夫々プロ
セサに知らせるために使用される。第７図から明らかな
ように、通常は汎用レジスタ３に記憶されている読取／
書込デイレタタ バイトは図示した意昧を有する８ビツ
トを含む。

このバイトは、共通の読取実行及び書込実行ルーチンに
より使用されて、プロセサ３００で実行されている特定
の指令に対してそれらルーチンによりどの特定の動作を
実行されるべきかという指揮を与える。読取及び書込の
両動作の場合には、デイレクタ・バイトのビツトは特定
デイレクタ・ルーチンにより確立され、その後デイレク
タ バイトのコード化に従つて進む実行ルーチンにより
モニターされる。詳細には各ビツトの意味は次の如くで
ある。

即ち、ビツト０は２進１状態にセツトされると、ＰＳＩ
セクシヨンをＩＯＣとのバイト転送のために条件付けさ
れるべきことをプロセツサ３００に知らせる。ビツト１
は２進１にセツトされると、実行ルーチンがキー及びデ
ータのフイールドにおいて検出されるエラーを無視すべ
きことをプロセサ３００に知らせる。ビツト２は「カウ
ント・フイールド後の戻り」ビツトであり、２進１にセ
ツトされると、読取／書込デイスク・ヘツドがレコード
のカウント・フイールドを通過しあるいはスキツプした
後呼出デイレクタ・ルーチンに戻ることをプロセサ３０
０に知らせる。ビツト３は「データ・オリエンテーシヨ
ン戻り」ビツトであつて、２進１にセツトされると、読
取／書込デイスク・ヘツドがキーからデータへのギヤツ
プにあるときまたはヘツダーからデータへのギヤツプに
あるとき（すなわちキー長さが零のとき）呼出デイレク
タ・ルーチンに戻ることをプロセサに知らせる。明らか
な如くビツト２及び３は相互に排他的であり、でちらの
ビツトも２進１にセツトされていないときは、読取実行
ルーチンはレコードのデータ・フイールドを読取つた後
にのみ呼出デイレクタ・ルーチンへ戻る。
！ビツト４はインデツクス・パルス
発見ビツトであつて、２進１にセツトされると、プロセ
サの読取実行ルーチンがレコードのヘツダ一・フイール
ドの探索中にインデツクス・パルスを発見したことを知
らせる。ビツト５は「ＰＳＩにおいて終了１設定」ビツ
トであつて、２進１にセツトされると、ＰＳｌ終了フリ
ツプフロツプを２進１にセツトされるべきことを知らせ
る。明らかな如くこのビツトは、ビツト０が２進１にセ
ツトされるとき２進１にセツトされるだけである。ビツ
ト６及び７は探索動作に関連して使用され、１０Ｃの送
つた探索引数に等しい探索引数を含むレコードの場所が
見つけられたとき及び探索動作が成功するときを表示す
る。

マイクロプログラム・ルーチン ｊ第
８図は各種のマイクロプログラム・ルーチンとこれらル
ーチンを呼出すのに使用される指令コードとを表わして
いる。

即ちこの図面は、一部のルーチンの一般的関係と典型的
な分岐シーケンスを表わしている。明らかな如くこれら
ルーチンの主要機能は、一定の外部事象の発生を解釈し
て論理的にそれら事象に応動することである。これら外
部事象等の発生源はＰＳＩ及びＤＬＩインターフエース
に対応する。チヤンネル・プログラム指令がプロセサ３
００で受取られると、これら指令・は復号されて読取専
用記憶セクシヨンに記憶されている適切なマイクロプロ
グラム・ルーチンを選定するのに使用される。このルー
チンはプロセサにより実行される。ルーチンの実行完了
時に、プロセサ３００はチヤンネル・プログラムを終了
させてポーリング・ルーチンに戻るか、あるいは別のル
ーチンに分岐して同じチヤンネル・プログラムの処理を
続けるかする。上述したように読取専用記憶セクシヨン
は一対の戻リアドレス・レジスタを含む。

分岐動作中、［１」だけ増分された最新のルーチンのア
ドレスは戻りアドレス・レジスタ１（ＲＡＲｌ）に記憶
され得る。これによりプロセサは、正しい呼出ルーチン
へ正しい点即ちロケーシヨンにおいて再び入ることがで
きる。プロセサ３００が追加の分岐を実行すると、その
最新のルーチン・アドレスに１を加えたものが戻りアド
レス・レジスタ２（ＲＡＲ２）に記憶され得る。このよ
うにしてプロセサは要求されるとき第２レベルの分岐を
支援することができる。第８図は、特定のルーチンによ
り使用される戻りレジスタと各種デイレクタ・ルーチン
により呼出されるルーチンとを示す。第８図のルーチン
の一部は本発明に特に関係していないので、それらにつ
いては簡単に説明する。

一般には、実行ルーチン（ＸＥＲＣＴ）は取付けられて
いる大容量記憶デバイスを問合わせ０Ｃからのデバイス
要求を待つ。チヤンネル・プログラム持ち（ＣＰＷ）が
存在するときは、実行ルーチンはチヤンネル・プログラ
ム初期（ＣＰＩＮＴ）ルーチン（第６ａ図）に進み、こ
のルーチンは以下において詳細に説明するチヤンネル・
プログラムの実行を開始させる。第８図に示す動作の完
了すると、そのチヤンネル・プログラム初期開始ルーチ
ンは指令復号（ＣＭＤＥＣ）ルーチン（第６ｂ図参照）
に進み、このルーチンはＩＯＣから受取つた指令コード
を以下に詳述するように復号する。指令コード・ビツト
は復号され、そしてプロセサは適切なデイレクタ・ルー
チンにおいてその指定された指定の実行を要求する。第
８図から明らかな如く、読取マイクロプログラム・ルー
チンは以下のように実行ルーチンとデイレクタ・ルーチ
ンとに分割される。

（イ）実行ルーチン一読取実行（直列）及び読取実行（
並列）、口 デイレクタ・ルーチン−カウント読取（Ｒ
ＤＣＮＴ）、 キー及びデータの読取（ＲＤ：ＫＤ）、データ読取（Ｒ
ＤＤＡＴ）、レコードメ読取（ＲＤＲＯＭ）、及びカウ
ント、キー及びデータの読取（ＲＤＣＫＤ）。

詳細に説明するように、読取実行ルーチンはハードウエ
ア・セツトアツプと特定の読取動作の実行とを行う。ル
ーチンは読取デイレクタ・ルーチンのいずれかにより呼
出され、それには適切なエントリ（進入）点が設けてあ
る。これらの完了後、制御は戻りレジスタ１を介して呼
出ルーチンに戻される。一般にデイレクタ・ルーチンは
次の機能を実行する。

カウント読取（ＲＤＣＮＴ）デイレクタ・ル−チッはレ
コードのカウント・フイールドのバイトを読出してそれ
をＴＯＣへ転送する。キー及びデータ読取（ＲＤ：ＫＤ
）デイレクタ・ルーチンはレコードのキー・フイールド
及びデータ・フイールドのバイトを読出してＩＯＣへ転
送する。データ読取（ＤＤＡＴ）ルーチンはレコードの
データ・フイールドのバイトを読出してＩＯＣへ転送す
る。レコードガ読取（ＲＤＲＯＭ）デイレクタ・ルーチ
ンはレコードＲ／のカウント・フイールド、キー・フイ
ールド及びデータ・フイールドのバイトを読取りそれを
ＩＯＣへ転送する。カウント・キー及びデータ読取（Ｒ
ＤＣＫＤ）デイレクタ・ルーチンはレコードのカウント
・フイールド、キー・フイールド及びデータ・フイール
ドのバイトを読取り（全レコードを読取り）ＩＯＣへ転
送する。同様に、書込ルーチンは第８図に示すように実
行ルーチンとデイレクタ・ルーチンに分割される（即ち
、書込実行ルーチンと、キー及びデータ書込デイレクタ
・ルーチン、カウント、キー及びデータ書込デイレクタ
・ルーチン）。 ５スペース・カウント（
ＳＰＣＩｎ）デイレクタ・ルーチンは、欠陥カウント・
フイールドを飛び越してレコードのキー・フイールド及
びデータ・フイールドのバイトを取出すために使用され
る。スペース・レコード１（ＳＰＡＣＥ）デイレクタ・
ルシーチンはトラツクのホーム・アドレス（ＨＡ）及び
レコードガ（Ｒガ）を越えるために使用される〇スペー
ス・フイールド終端（ＳＰＥＯＦ）デイレクタ・ルーチ
ンは欠陥キー及びデータのフイールドを飛越すか、ある
いはレコードのレコード間ギヤ５ツプを飛越すのに使用
される。更に第８図は多数のワーク（作業）あるいは実
行ルーチンとその機能をリストしている。

これらワーク・ルーチンはフアイル終端操作（ＰＲＥＤ
Ｆ）ルーチン、多重トラツク（ＭＬＴＴＫ）ルーチン、
５可変ギヤツプ（ＶＡＲＧＡＰ）ルーチン、及びヘツ
ダ一・フラグ（ＨＦＬＡＧ）ルーチンを含む。フアイル
終端操作ルーチンは、デイスク読取／書込ヘツドがキー
からデータへのギヤツプに進んだとき読取ルーチンまた
は書込ルーチンによつてのみ呼出４される。このルーチ
ンには２つのエントリがあり、１つは通常エントリであ
り他方はフオーマツト書込エントリである。レコードの
データ長さが零でかつ通常エントリが使用されるとき、
チヤンネルプログラムは状態情報を変更した後終了する
。データ長さが零でかつフオーマツト書込エントリが使
用されるとき、データ・カウンタにはカウント「１」が
ロードされ続いて呼出し側ルーチンに分岐する。データ
長さが零でなければ、戻りアドレス・レジスタ（ＲＡＲ
２）を介して呼出し側ルーチンへの分岐動作が実行され
る。全ての場合、第８図に示してあるように、ワーク・
バイト１のキーからデータへのギヤツプ・ビツトは２進
１にセツトされる。多重トラツク（ＭＬＴＴＫ）ルーチ
ンは読取／書込ヘツドをシリンダの引続くトラツクへ切
換えるのに使用される。

このルーチンは、多重トラツク動作が許されてプロセサ
３００がルーチンの共通処理部に分岐して読取／書込デ
イスク・ヘツドの切換えを実行を可能にするか否かを決
定する。指令が非多重トラツク動作を指定すると、ルー
チンはワーク・バイト２のインデツクス・カウント・ビ
ツトを検査し、もしインデツクス・パルスが検出される
と、そのルーチンは詳細な状態情報を変更して、状態の
記憶と指令の終了のため読取実行ルーチンに分岐する。
他の場合には、ワーク・バイト２のインデツクス・パル
ス・ビツトは２進１にセツトされ、続いて呼出ルーチン
に無条件分岐する。可変長ギヤツプ・ルーチンは、レコ
ードのキー長さおよびデータ長さの値の和の割合を求め
て可変ギヤツプ長さを計算し、結果を一対の汎用レジス
タに記憶する。

可変ギヤツプの計算が完了すると、ルーチンは戻りアド
レス・レジスタ２を介して呼出し側ルーチンに戻る。読
取実行ルーチン及び書込実行ルーチンはハードウエアの
セツトアツプと読取及び書込の動作の実行とを行う。動
作説明 第１図、第２図、第３ａ図乃至第３ｋ図、第４ａ図乃至
第４ｇ図、第５ａ図及び第５ｂ図、第７図及び第８図、
及び第６ａ図、第６ｂ図、第９ａ図乃至第９ｃ図、第１
０図、第１１ａ図乃至第１１ｅ図、第１２ａ図及び第１
２ｂ図のフローチヤートを参照して、本発明のマイクロ
プログラム周辺プロセサに組込まれた本発明の動作を説
明する。

第１０図、第１２ａ図及び第１２ｂ図はデイレクタ・ル
ーチンと実行ルーチンとの相違を示すために用いてある
。第１０図はカウント読取デイレクタ・ルーチンの流れ
を示し、第１２ａ図及び第１２ｂ図は並列タイプ・モー
ドのデータ処理のための読取実行ルーチンの流れを示す
。これら両タイプのルーチンは第９ａ図乃至第９ｃ図の
カウント、キー及びデータの読取デイレクタ・ルーチン
及び第１１図乃至第１１ｅ図の読取実行ルーチンと同じ
ように動作するので、別々には説明しない。例として、
プロセサ３００がカウント、キー及びデータの読取動作
を実行してレコードのカウント、キー及びデータのフイ
ールドを読取ることを指定する入出力命令をＩＯＣｌＯ
６−６が受取るものと仮定する。ＩＯＣは動作してその
命令を復号し次にＩ／０指令バイトの数を大容量記憶プ
ロセサ３００へ転送する。これらバイトは、論理チヤン
ネル番号（ＬＣＮ）バイトと、１つ以上のチヤンネル指
令語のバイトを令む。ＬＣＮバイトはＩ／Ｏ命令の実行
時に要求されるチヤンネルを指定する。指令語は、動作
のタイプを指定する指令コード・バイトと、主記憶装置
とプロセサ３００との間で転送されるバイトの数を指定
するカウント・バイトと、転送のため主記憶装置の開始
アドレスを指定するアドレス・バイトとを含む。指令バ
イトを受取る準備ができていることを示す信号を大容量
記憶プロセサ３００からＩＯＣが受取つた後、ＩＯＣは
ＬＣＮバイトを最初にしてバイトの転送を開始する。第
６ａ図は簡略した形で次の指令を処理するチヤンネル・
プログラム・ルーチンの一部分を示している。第６ａ図
及び他のフローチヤートにおいては、異なるマイクロ命
令はルーチンの名称及び文字数字（例えば、ＡＯ７ＯＯ
）を含む「相対的」な即ち論理的アドレスで示してある
。各ルーチンのマイクロ命令には、相対的アドレスの英
数字の順に従つて読取専用記憶における引続く物理的ア
ドレスが割当てられる。実行される予備動作は第６ａ図
の２つのプロツクに対応する。

プロセサ３００はＩ／０タイプのマイクロ命令を実行す
ることにより指令の受取りに対する準備をし、このＩ／
Ｏタイプのマイクロ命令はサブ指令信号を発生し、それ
により所定カウント「３」（第３ａ図参照）をＰＳカウ
ンタにロードしてＴＲＭ及びＲＱＤフリツプフロツプを
セツトする。プロセサＰＳＩ回路により信号ＰＡＯＤＶ
ｌＯが２進１に変えられるのに応答して、ＬＣＮバイト
はＰＳＩ書込バツフア３０２−１２にロードされる。制
御回路３０２−７０により信号ＣＤＰＴＡＩＯがハイに
変えられると、書込バツフアの内容はＡレジスタにロー
ドされる。その後、制御回路３０２−７０は順に信号Ｃ
ＤＡＴＢｌＯ及びＣＤＢＴＣｌＯを２進１に変える。第
６ａ図に示すように、転送インターバル中、読取専用記
憶は高速分岐タイプ・マイクロ命令を経続的に実行する
ことによりＬＣＮバイトの到着に関してＣレジスタの内
容をテストする。

Ｃレジスタにバイトがロードされると、読取専用記憶は
テストを停止して次のマイクロ命令ＡＯ６ＯＯへ進む。
このマイクロ命令は実行されると、プロセサ３００に汎
用レジスタの１つ（ＧＰＲ＃０）にＬＣＮバイトを記憶
させる。その後、プロセサ３００は算術タイプ・マイク
ロ命令ＡＯ８５Ｏを実行して、汎用レジスタ＃Ｏに記憶
されているＬＣＮバイトの表示をデバイス・アダプタ・
ポート・レジスタへＡＬＵを介して転送する。同時にこ
のＬＣＮバイトはＡＬＵを介して転送されＲＷＳデバイ
ス・ポート・レジスタに記憶される。ここで、ＬＣＮバ
イトが先に実行したチヤンネル・プログラムに対するあ
る指令に関係しているものと仮定する。

従つて、そのチヤンネル・プログラムに関連した大容量
記憶デバイスは捕えられそれからビツト状態が得られる
ものと仮定する。このため第６ａ図のフローチヤートは
これら詳細を省略している。プロセサ・ハードウエア３
００は、バイトを受取る毎に信号ＳＴＩにより「１」だ
けＰＳＩカウンタを減分する。同じような動作シーケン
スを実行して、プロセサ３００は指令コード・バイトを
汎用レジスタの別のもの（ＧＰＲ＃９）に記憶する。第
６ａ図に示されるように、フラグ・バイトである第３の
バイトを受取る（５きプロセサはそのルーチンを終了す
る。このバイトは別の汎用レジスタ（ＧＰＲ＃１０）に
ロードされる。これでチヤンネル・プログラム開始ルー
チンが完了し、プロセサ３００は次に第６ｂ図に示す指
令復号ルーチンに進む。第６ｂ図において、指令復号ル
ーチンはまずマイクロ命令ＡＯ４ＯＯを実行し、それに
より「フオーマツト／第１パス」フリツプフロツプの状
態をテストする。プロセサが前に書込指令を実行してい
なかつたので、フオーマツト・フリツプフロツプは２進
０にセツトされる。次にプロセサはマイクロ命令ＡＯ７
ＯＯを実行し、これはその指令コードを汎用レジスタ＃
９から汎用レジスタ＃３へ移し、そこでそのコードはＡ
ＬＵによりテストされる。次にプロセサは一連の分岐タ
イプ及び論理タイプのマイクロ命令を実行し、これら命
令は指令コードのビツトを１ビツトづつまた多数ビツト
ずつ同時にテストする。それらビ゛ツトは、いわゆる「
注目しない」ビ゛ツト（ルーチンの選択に使用されない
ビツト）の存在を容易に検出できるように順にテストさ
れる。第６ｂ図に示されるように、プロセサはテストの
結果に基いて適切なマイクロプログラム・ルーチンの開
始位置へ分岐してその指令を実行する。詳細には、プロ
セサは指令コード４５に関する最初のテストであるマイ
クロ命令を実行する。第６ｂ図の各テストは一つのシー
ケンスのマイクロ命令を表わしている。例では指令コー
ドがカウント、キー及びデータのフイールドの読取動作
を指定すると仮定しているので、プロセサ３００はＲＤ
：ＣＫＤデイレクタ・ルーチンに進み、このルーチ５ン
は分岐タイプ・マイクロ命令ＡＯｌＯＯで始まる。第９
ａ図に示すように、このマイクロ命令は、プロセサが読
取るレコードに関して方向づけされているか否かをテス
トする。即ちプロセサはすでにオリエンテーシヨン情報
を記憶しており、汎用〉レジスタ＃６にあるワーク・バ
イト１を取出してビツト０の状態をテストするように動
作する。「方向づけ」が行われていると仮定すれば、プ
ロセサ３００はマイクロ命令ＡＯ３５Ｏを実行する。示
されるように、プロセサは、汎用レジスタ＃７５に記憶
されているワーク・バイト２の書込許容ビツト０、１及
び２をりセツトする。ここでプロセサは論理タイプ・マ
イクロ命令ＡＯ４ＯＯへ進む。

このマイクロ命令は第４ｇ図の第２のマイクロ命令に対
応するフオーマツトを３有する。このマイクロ命令は、
所定の定数を汎用レジスタ＃３にロードする。この定数
は読取／書込デイレクタ・バイトに相当する。明らかな
如くプロセサがこの特定のシーケンスのマイクロ命令を
選定しているので、プロセサはマイクロ命令 ４Ａ０４
００を参照することができる。このシーケンスに入るた
めの主要条件は、プロセサがその指令コードがカウント
、キー及びデータのフイールドの読取りを指定するもの
であると決定していることであり、このコードは更にマ
イクロ命令ＡＯ４ＩＩの定数フイールドに対応する読取
／書込デイレクタ・バイト・ビツト・パターンを選定す
る。従つて、選定されたデイレクタ・ルーチン即ち「カ
ウント、キー及びデータ読取」デイレクタ・ルーチンは
、次に選定される読取実行ルーチンのために適切なデイ
レクタ・バイトをセツトアツプする。第９ａ図に示され
るように、デイレクタ・ルーチンのためのデイレクタ・
バイトは第７図のビツト０乃至７に相当する構成「１０
１０００ＸＸ」を有する。

本発明において、「ＸＸ」で示されているビツト６およ
び７は本質的に「注目しない」ビツトである。第９ａ図
に示されるように、プロセサ３００は次に読取実行ルー
チン（第１１ａ図乃至第１１ｅ図）に進み、まずマイク
ロ命令ＡＯｌＯＯを実行する。この命令は読取動作の実
行において要求されるデバイスが並列タイプのデバイス
であるか直列タイプのデバイスであるかをテストする。
このテスト動作は、第３ｋ図のアダプタ・パラメータ・
レジスタ３１０−８に記憶されているコードの１つのビ
ツトの状態をテスト（即ち第３ｆ図のＭＵＸ回路３０４
−２８０に供給される信号ＢＮＮＰＭｌＯの状態をテス
ト）して実行する。その時にはこのレジスタ３１０−８
にはＲＷＳ記憶から得たデバイス・パラメータ情報がす
でにロードされている。読取動作の実行において要求さ
れるデバイスが並列タイプのデバイスである場合、プロ
セサは並列タイプ・デバイス用の読取実行ルーチン（即
ち第１２ａ図及び第１２ｂ図のルーチン［Ｎ４ＲＥＸｌ
）を呼出す。

他方、デバイスが並列タイプのデバイスでない場合、プ
ロセサは進入した読取実行ルーチン（即ちルーチン「Ｒ
ＥＸＥＣ」）の実行を開始する。このルーチンはプロセ
サのハードウエアを直列タイプ・デバイス用に条件付け
る。上記のテストは実行ルーチンにおいて実行されて分
岐マイクロ命令の数を減少させる。

これから、比較的簡単なテストにより、デイレクタ・ル
ーチンは最初に進入した実行ルーチンを介して、異なる
実行ルーチンを選択することが可能であり、この異なる
実行ルーチンには更にそのデバイスの特性の開数に応じ
てハードウエアは適切にセツトアツプする。上記デバイ
スが直列タイプのデバイスであると仮定すれば、プロセ
サ「ＲＥＸＥＣ」ルーチンを開始する。

第１１ａ図において、このルーチンには２つのエントリ
点がある。最初のエントリ点はレコード０以外のカウン
ト・フイールドのバイトを読取るとき使用され、第２の
エントリ点はレコード０のカウント・フイールドのバイ
トを読取るときのためのものである。指令コードがカウ
ント、キー及びデータのフイールドを読取ることを指定
しているので、プロセサ３００は論理タイプ・マイクロ
命令ＡＯｌＯ５を実行する。これによりプロセサはカウ
ント読取指令コードを汎用レジスタ＃４に記憶し次に分
岐タイプ・マイクロ命令ＡＯ７ＯＯを実行する。このマ
イクロ命令は、汎用レジスタ＃３の読取／書込デイレク
タ・バイトを取出してこれをビツト０をテストするため
にＡＬＵラツチへ転送する。第７図に示されるように、
ビツト０゛は２進１状態にセツトされるＰＳＩ回路がデ
ータを転送すべきことを表示する。このタイプの動作で
は、プロセサがＰＳＩインターフエースを介してデータ
を転送すべきことが要求されるので、そのデイレクタ・
バイトのビツト０は２進１にセツトされる。第１１ａ図
に示されるように、次にプロセサ３００は更に分岐タイ
プ・マイクロ命令を実行し、これはデイレクタ・バイト
のビツト５の状態をテストする。

上述したようにこのビツトは２進１状態にセツトされる
と、この指令コードを実行するために転送すべきバイト
がもうないので、プロセサがフイールドの最後のバイト
ＩＯＣに転送した後終了線をセツトすることを指示する
。従つてこのビツトが２進１にセツトされると、プロセ
サ３００はカウント・フイールドのバイトの全てを転送
した後にバイトの転送を終了する。この例ではプロセサ
３００が２つ以上のフイールドのバイトを転送するよう
に要求されるので、このビツトは２進０にセツトされる
。次にプロセサ３００はマイクロ命令を実行し、このマ
イクロ命令は、バイトを１０Ｃに転送するようにＰＳＩ
制御回路をセツトアツプ（即ちＰＳＩＤＤＴフリツプフ
ロツプを２進１にセツト）し、そしてＰＳカウンタに所
定カウント［８」をロードする。次にプロセサ３００は
分岐タイプマイクロ命令ＢＯ２ＯＯを実行し、これは汎
用レジスタ＃６からワーク・バイト１を取出しそれをＡ
ＬＵラツチへ転送する。

プロセサはビツト０の状態をテストして入来データ・バ
イトに関して方向づけされているか否かを決定する。こ
のビツトが２進１にセツトされていると仮定すれば、プ
ロセサ３００はマイクロ命令ＢＯ８５Ｏを実行し、これ
はギヤツプ長さが零かどうかテストする。これはカウン
ト、キー及びデータの読取指令であるので、ギヤツプ長
さは零ではなく、これはプロセサに／０タイプ・マイク
ロ命令ＢＯ４ＯＯを実行させる。このマイクロ命令は読
取動作を行うようにプロセサをセツトアツプする。この
動作には、Ｉ／０タイプｔマイクロ命令のフイールドに
したがつてシーケンス制御フリツプフロツプの状態をセ
ツトすることが含まれている。更に、プロセサは、所定
カウント「９」をデータ・カウンタにロードして汎用レ
ジスタ＃４に記憶されている読取指令コードをアダプタ
指令レジスタへ送る。上記動作に続いて、読取専用記憶
は分岐タイプマイクロ命令ＢＯ６ＯＯ及びＢｌｌＯＯを
含む２つのマイクロ命令のループに進む。

この間、レコードのカウント・フイールドから読出した
バイトの転送はプロセサのハードウエア回路の制御の下
に進行する。転送の完了時（これは通常、指令終了「Ｃ
ＢＥＯＣ］フリツプフロツプが２進１にセツトされるこ
とで表示される）、プロセサ３００は第１１ｂ図に示す
如くマイクロ命令Ｂｌｌ２Ｏを実行する。アダプタによ
りエラーが感知されなかつたと仮定すると、プロセサは
ＨＦＬＡＧルーチンに進み、このルーチンはエラーを検
査しギヤツプ・オリエンテーシヨンをセツトアツプする
。

このルーチンが完了すると、プロセサはマイクロ命令Ｃ
Ｏｌ２Ｏを実行して読取エラーに関しテストする。読取
エラーが存在したときは、プロセサはマイクロ命令ＣＯ
４ＯＯを実行し、それにより汎用レジスタ＃３のデイレ
クタ・バイトを取出し、そしてこのデイレクタ・バイト
のビツト１をテストして読取エラーを無視できるか否か
を決定する。指令がカウント、キー及びデータのフイー
ルドの読取を指定しているので、このビツトは２進０で
ある。従つて、読取エラーが検出されたときは、デイレ
クタ・バイトは読取実行ルーチンを指揮して、第１１ｂ
図に示されている如くマイクロ命令ＤＯｌＯＯを介して
状態ルーチンに進んでその動作を終了させる。読取エラ
ーがないと仮定すると、プロセサ３００は第１１ｂ図に
示すようにマイクロ命令ＣＯ１３０を実行する。それに
よりプロセサはレコードのキー長さをデータ・カウンタ
にロードし、次にこの長さが零であるか否かを決定する
ためにマイクロ命令ＣＯ１６０を実行する。長さが零で
ないため、プロセサ３００はマイクロ命令ＣＯ１７０を
実行し、ワーク・バイ口のビツト３を２進１にセツ卜す
る。第５ａ図及び第５ｂ図に示すように、デイスク読取
／書込ヘツドは今レコードのヘツダからキーへのギヤツ
プ部分を通過している。このときプロセサ３００はマイ
クロ命令ＣＯ２００を実行する。図示の如く、読取実行
ルーチンは、カウント・フイールドの読取を完了した後
、制御をデイレクタ・ルーチンに戻すように要求される
か否かを決定する。上述した如くデイレクタ・バイトの
このビツトは２進１にセツトされる。それによりＲＤ：
ＣＫＤデイレクタ・ルーチンは、インデツクス・パルス
の受取をテストすることにより完全なレコードが読取ら
れたか否かを検査する０読取実行ルーチンの上述した部
分を実行した後、プロセサ３００はデイレクタ・ルーチ
ンに戻つて、第９ａ図に示すマイクロ命令ＡＯ６００を
実行する。この動作部分から明らかな如く、デイレクタ
・バイト内の１つのビツトの状態をテストすることによ
り読取実行ルーチンは、次に何を実行すべきかを迅速に
決定することができる。これにより、指令コードの復号
に応じた多数の分岐を実行する必要がなくなる。ここで
、プロセサは戻りアドレス・レジスタの内容に１を加え
たところへ分岐し、第９ａ図のＡ０６００でルーチンに
入る。

「ＢＯ８００」は戻り動作を伴つた分岐を表わしている
。戻リアドレス・レジスタの内容に１を加えたところへ
分岐・できることにより、゛プロセサは迅速に制御を正
しいデイレクタ・ルーチン（呼出し側ルーチン）へ戻す
ことができる。上述したカウント、キー及びデータの読
取デイレクタ・ルーチンの一部を第１０図のデイレクタ
・ルーチンと比較することにより、２つの間の等しいと
ころがわかるであろう。第９ａ図に示されているように
、ここでプロセサ３００はマイクロ命令ＡＯ７００を実
行し、これは汎用レジスタ＃３からデイレクタ・バイト
を取出し、そしてビツト４の状態をテストして読取実行
ルーチンがインデツクス・マークに出会つたか否かを決
定する。出会わなかつたので、これは読取実行ルーチン
がレコードのカウント・フイールドを処理したことを意
昧する。次に、デイレクタ・ルーチンはマイクロ命令Ａ
Ｏ９００を実行して、レコードが別の次のトラツクに続
いているか否か（即ちオーバーフロー・レコードが感知
されるか否か）を決定する。このときプロセサは汎用レ
ジスタ＃７からワーク・バイト２を取出してビツト７の
状態をテストする。ビツト７は２進０であると仮定され
ているので、プロセザは次に第９ｂ図に示してある如く
分岐タイプ・マイクロ命令ＢＯ１００を実行し、これは
プロセサが２つ以上のレコードを処理するのか否かをテ
ストする。その必要がないので、プロセサ３００はマイ
クロ命令ＢＯ１１０を実行し、それにより汎用レジスタ
＃３からデイレクタ・バイトを取出してビツト５を２進
１にセツトする。これは、プロセサ３００が１つのレコ
ードのみのバイトをＩＯＣへ転送するように動作するの
で、次のデータ・フイールドのバイトの転送時にプロセ
サが動作を終了すべきこと、を意昧する。次に、プロセ
サ３００はマイクロ命令ＢＯ１３５を実行し、それによ
りワーク・バイト１のビツト６をテストする。

レコードがキー・フイールドを有するので、このビツト
は２進０であり、プロセサは第９ｃ図に示してあるマイ
クロ命令Ｃ０２３０において読取実行ルーチンに再び入
る。このルーチンに入る前にプロセサは分岐タイプ・マ
イクロ命令を実行し、これはマイクロ命令ＢＯ１４０の
戻りアドレスに１を加えたものを戻りアドレス・レジス
タ１に記憶する。もし、他方キー長さが零であつたとき
は、プロセサ３００はマイクロ命令ＤＯ３５０（第９ｂ
図参照）において読取実行ルーチンの部分に入つており
、レコービのデータ・フイールドから読出したバイトの
転送だけが行われる。第１１ｃ図において、プロセサ３
００はまずマイクロ命令ＣＯ２３０を実行して、信号Ｂ
ＮＮＰＭ１０（第３ｆ図参照）の状態をテストすること
により適切な実行ルーチンを選択する。

次にマイクロ命令ＣＯ２４０を実行して、汎用レジスタ
＃３からデイレクタ・バイトを取出してビツト０の状態
をテストする。ビツト０が２進１であるので、プ口セサ
３００はＩ／Ｏタイプ・マイクロ命令を実行し、デ一タ
・バイトを転送するようにＰＳＩをセツトアツプする。
尚、デイレクタ・ルーチンは、第９ｂ図に示されている
２つの別の条件の下で上述した経路を進む。しかしなが
らそれら両方の条件の場合において、デイレクタ・バイ
トの転送ビツト「Ｏ」は２進０にセツトされ、キ一及び
データのバイトをＩＯＣへ転送するのを禁止する。この
場合、ＩＯＣはレコードのカウント・フイールドのバイ
トを要求しているだけかあるいは転送を終了してしまつ
ている（終了信号はプロセサ３００に記憶されている。
即ちＴＯＳ＝１）。このようにして、転送中デイレクタ
・ルーチンは、外部事象に応答してデイレクタ・バイト
・ビツトを変更することができ、それにより実行ルーチ
ンの効率良いランが可能となる。レコードの処理を続け
ると、第Ｉｌｃ図に示されるように、プロセサ３００は
次に分岐マイク口命令ＤＯＩＯＯを実行し、それにより
、ギヤツプ・カウンタの状態をテストしてそれが零でな
いことを確かめることにより指令が時間通りに到達して
いるか否かを決定する。

零でないと仮定すれば、プロセサ３００は次にマイクロ
命令ＤＯ１５０を実行し、これは読取指令コードをデバ
イス指令レジスタとそれからそのデバイスとへ転送させ
る。その後上述したようにして、プロセサ３００は２つ
のマイクロ命令ループを通してアイドルとなり、指令終
了条件またはインデツクス・マークのいずれかの感知で
通知されるバイト転送の完了を待合せする。インデツク
ス・マークは感知されなかつたが指令終了が感知された
と仮定すれば、プロセサ３００は次にマイクロ命令ＤＯ
３００を実行し、アダプタのエラーをテストする。エラ
ーがなかつたと仮定すると、プロセサ３００は次に「フ
アイル・プロセス終了」ルーチンに進み、ワーク・バイ
ト１のビツト４を２進１状態にセツトし、レコードのデ
一夕長さをデ一タ・カウンタにロードしてデ一タ・フイ
ールドの処理を開始する。第ｌｌｄ図に示されるように
、プロセサ３００は次にマイクロ命令Ｄ０３３０を実行
して読取エラーの存在についてテストする。

読取エラーが存在しないと仮定すれば、プロセサ３００
は次に信号ＢＮＮＰＭＩＯの状態をテストして適切な実
行ルーチンを選択するマイクロ命令を実行する。転送に
用いたと同じデバイスを使用するので、プロセサはマイ
クロ命令ＤＯ３６０を実行して、汎用レジスタ＃３に記
憶されている読取／書込デイレクタ・バイトのビツト３
の状態をテストする。このビツトが２進１にセツトされ
ている場合、分岐命令ＤＯ５Ｏ０の実行時に読取実行ル
ーチンは呼出し側ルーチン（即ちカウント、キ一及びデ
一夕読取デイレクタ・ルーチン）へ戻る。指令コードが
レコードのカウント、キ一及びデ一夕のフイールドの転
送を指定していたので、上述したようにこのビツトは２
進ｏである。従つてプロセツサ３００はマイクロ命令Ｄ
Ｏ３８０を実行して、デイレクタ・バイトのビツト０の
状態をテストする。このビツトは２進１であるので、プ
ロセサ３００は次に分岐タイプ・マイクロ命令を実行し
てビツト５の状態をテストする。このビツトは２進１で
あるので、プロセサ３００は次にＩ／Ｏマイクロ命令を
実行し、デ一タ・フイールドのデ一タ・バイトの転送を
行いその最後のバイトで終了するようにＰＳＩを条件付
ける。次にプロセサ３００はマイクロ命令Ｅ０１６０を
実行して指令が時間通りに到着していることを確かめる
ために再びテストを行う。

すでに到着しているので、プロセサ３００は次に第ｌｌ
ｅ図に示すようにマイクロ命令ＥＯ１８０を実行する。
このマイクロ命令は読取指令ｌデバイスヘ送り、その後
プロセサ３００は可変ギヤツプ・ルーチンに進み、前述
した仕方でデ一夕からヘツダーへの可変ギヤツプ長を計
算する。これと同時に、プ口セサ３００は再び転送用ハ
ードウエアヘ制御を移す。計算に続いて、読取専用記憶
は上述した２つのマイクロ命令アイドル・ループに進む
。指令の終了で感知される転送の終了時に、プ口セサ３
００はマイクロ命令ＥＯ３００を実行し、エラーが存在
しないときはマイクロ命令ＥＯ５００が続く。

マイクロ命令ＥＯ５００の実行によりプロセサ３００は
、読取／書込記憶装置のアドレス・レジスタヘシリンダ
、トラツク及びレコード番号を移動し、またワーク・バ
イト１のビツト５を２進１状態にセツトしてデイスク読
取／書込ヘツドが今次のレコードのデ一夕からへツダー
のギヤツプを通過していることを表示する。次にプロセ
サ３００はマイクロ命令Ｅ１３５０を実行して読取エラ
ーについてテストし、エラーがないと仮定すれば、第１
１ｅ図に示すカウント、キー及びデータ読取デイレクタ
・ルーチンに戻る。この動作は、分岐タイプ・マイクロ
命令Ｅｌ３６Ｏを実行して戻りアドレス・レジスタ１の
内容を読取専用記憶アドレス・レジスタにロードするこ
とにより達成される。第９ｃ図に示すようにプロセサ３
００はマイクロ命令ＢＯｌ５Ｏに戻り、それによりプロ
セサ３００は動作を完了するＣＰＭＧＴルーチンに進む
。上述したことから明らかな如く、実行ルーチンはデイ
レクタ・バイトの制御の下で非常に効率的に実行される
。

異なるデイレクタ・ルーチンを利用して同じ実行ルーチ
ンが効率的に使用できる。しかしながら、同じデイレタ
タ・ルーチンは異なる実行ルーチンを共有できる。全て
のデイレクタ・ルーチンは両タイプの実行ルーチンを共
有する。並列形式でデータを処理するのに使用するＮ４
ＲＥＸ実行ルーチンのフローチヤートは第１２ａ図及び
第１２ｂ図に示してある。上述した説明は、異なる動作
特性を有したデバイスを要求する指令の処理を容易にす
る周辺システムに関係していた。

本発明に従えば、サブシステムはマイクロプログラム可
能の周辺プロセサを含み、このプロセサは汎用レジスタ
記憶装置と及び少くとも２つのクラスのまたはタイプの
マイクロプログラム・ルーチンを記憶する制御記憶装置
とを含む。第１のクラスは各指令に対するデイレクタ・
マイクロプログラム・ルーチンを含む。第２のクラスは
異なる特性を有するデバイスの各々に対する実行マイク
ロプログラム・ルーチンを含む。汎用レジスタ記憶装置
に記憶されているデイレクタ・バイト内の各種ビツトに
対してテストを実行することによりデイレクタ・ルーチ
ンの指揮の下で動作する周辺プロセサは適切な実行ルー
チンを選定する。

この構成の利点は、本発明の周辺プロセサで実行する必
要のあるテスト動作を簡単化しかつそのテスト動作の数
を減少して速度を高め得ることである。更に、この構成
は特殊なあるいはその他の分岐タイプマイクロ命令と複
雑な分岐用回路を必要としなくなる。本発明のシステス
の他の利点は、新しいタイプのデバイスの追加及び新し
い指令の追加を容易にすることである。

新しいタイプのデバイス（即ちプロセサにすでに取付け
てあるものと異なる特性を有したデバイス、例えば異な
るデータ・フオーマツトを有するもの）を追加するとき
は、そのデバイス用に準備された新しいデバイス専用実
行ルーチンを制御記憶装置に含ませるだけで良い。この
新しい実行ルーチンは各種のデイレクタ・ルーチンを共
用する。新しい指令を加えるときは、制御記憶装置に新
しいデイレクタ・ルーチンを含ませる必要がある。本発
明の他の利点は当業者には明らかであろう。説明を簡単
にするためにプロツク形式を用いて図解したがその構成
には周知の電気部品を用いることができる。

また正確なコード・パターンはマイクロ命令に対して与
えてないが、当業者は任意のコード形式を適用すること
ができる。

【図面の簡単な説明】

第１図は本発明の原理を用いたデータ処理システムの概
略図、第２図は第１図の周辺プロセサ３００の詳細図、
第３ａ図は第２図のＰＳコントロール領域の詳細図、第
３ｂ図は第２図のデータ・バツフア・レジスタおよびコ
ントロール領域３０２−５０の詳細図、第３ｃ図は第２
図のセクシヨン３０８の制御シーケンス記憶装置の詳細
図、第３ｄ図は第２図のセクシヨン３０８のカウンタ制
御の詳細図、第３ｅ図は第２図読取専用メモリ制御セク
シヨン３０４のプロツク図、第３ｆ図はＦＡ図及び第３
ｆＢ図から成り第３ｅ図の異つた分岐回路の詳細図、第
３ｇ図は第２図の読取書込バツフア記憶セクシヨン３０
６の種々の部分の詳細図、第３ｈ図は第３ｇ図のセクシ
ヨン３０６の制御ロジック回路３０６−７０とトグル及
び増分回路３０６−１００の詳細図、第３１図は第３１
Ａ図及び第３１Ｂ図から成り第２図のＡＬＵセクシヨン
３１６の詳細図、第３ｊ図は第２図のデータ及びカウン
タ・セクシヨン３１８の詳細図、第３ｋ図は第２図のア
ダプタ及びデバイス線制御セクシヨン３１０の詳細図、
第４ａ一第４ｇ図は本発明のプロセサにより実行される
異つたマイクロ命令フオーマツトを示す図、第５ａ−５
ｂ図は大容量記憶デバイスに記憶されるレコードのフオ
ーマツトを示す図、第６ａ図および第６ｂ図は本発明の
装置で用いる初期マイクロプログラム・ルーチンのフロ
ーチヤート、第７図は本発明に従つた数個の制御バイト
のコード化を示す図、第８図は本発明に従つた指令コー
ドのコード化を示す図、第９ａ図乃至第９ｃ図は本発明
の動作の説明に用いる読取りデイレクタ・ルーチンのフ
ローチヤート、第１０図は別のデイレクタ・ルーチンの
フローチヤート、第１１ａ図乃至第１１ｅ図は第１のタ
イプの実行ルーチンのフローチヤート、第１２ａ図およ
び第１２ｂ図は第２のタイプの実行ルーチンのフローチ
ヤートである。 １００・・・・・・中央プロセサ複合体、２００・・・
・・・周辺サブシステム・インターフエース、３００・
・・・・・周辺プロセサ、３０２・・・・・・ＰＳＩ制
御セクシヨン、３０２−５０・・・・・・バツフア・セ
クシヨン、３０４・・・・・・読取専用記憶制御セクシ
ヨン、３０６・・・・・・読取／書込記憶セクシヨン、
３０８・・・・・・高速シーケンス制御セクシヨン、３
１０・・・・・・デバイス・レベル・インターフエース
制御セクシヨン、３１４・・・・・・汎用レジスタ・セ
クシヨン、３１６・・・・・・演算論理ユニツトセクシ
ヨン、３１８・・・・・・データ及びギヤツプ・カウン
タ・セクシヨン。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理システムと及び複数の回転可能な入力／出
   力記憶デバイス５００とへ結合されたマイクロプログラ
   ム可能な周辺プロセサ３００であつてハードウェア装置
   と及び所与の指令セットを実行するマイクロ命令ルーチ
   ンを記憶するための複数の記憶ロケーションを有する制
   御記憶３０４−２とを含むマイクロプログラム可能周辺
   プロセサを組織して、異なつた物理的特性を有する前記
   複数の入力／出力記憶デバイスの動作を制御するために
   所与の指令セットの多数の指令への追加を容易にする組
   織方法において、各指令は前記中央処理システムにより
   前記周辺プロセサへ転送される所定ビット・パターンを
   有した指令制御バイトにより指定されるものであり、前
   記組織方法が、イ）前記制御記憶３０４−２において前
   記複数の記憶ロケーションの第１群及び第２群のロケー
   ションに少なくとも第１クラス及び第２クラスのマイク
   ロプログラム・ルーチンを夫々最初に記憶する段階であ
   つて、前記第１クラスのルーチンの夫々は前記指令制御
   バイトの前記所定パターンから選択されるように配置さ
   れ、かつ前記記憶デバイスの任意の１つとのデータ転送
   に関し前記バイトにより指定された前記指令を実行する
   ための制御動作の実行において前記プロセサを条件付け
   すること、前記第２クラスのルーチンの夫々は前記プロ
   セサのハードウェア装置を条件付けてそれにより前記第
   １クラスのマイクロプログラム・ルーチンの夫々内に記
   憶されたマイクロ命令語に含まれる少なくとも１つのデ
   ィレクタ・バイト・ビット・パターンに従つて、前記複
   数の記憶デバイスの所定の１つに関し前記指令セットに
   より定められる第１カテゴリー及び第２カテゴリーのデ
   ータ転送動作を実行すること、ロ）前記所与の指令セッ
   トに加えられかつ特定の所定ビット・パターンを有する
   指令制御バイトにより示されるところの新しい指定によ
   つて指令されたタイプのデータ転送動作に関する制御動
   作を実行するように前記プロセサを条件付けるため、前
   記複数の記憶ロケーションの他の群のロケーションに前
   記第１クラスの追加のルーチンを記憶する段階であつて
   、該追加のルーチンは、前記の最初に与えられた第１ク
   ラスのルーチンに含まれる前記ディレクタ・バイト・ビ
   ット・パターンとは異なつたディレクタ・バイト・ビッ
   ト・パターンを指定するようにコード化された少なくと
   も１つのマイクロ命令と及び前記の最初に与えられた第
   ２クラスのルーチンの少なくとも所定の１つを参照する
   ためにコード化された戻り付き分岐マイクロ命令とを含
   むこと、及びハ）前記新しい指令を表わす前記中央処理
   システムからの前記指令制御バイトに応答する分岐制御
   装置３０４−２０、３０４−２８を提供して前記異なつ
   たディレクタ・バイトの選択のための前記追加のルーチ
   ンへ分岐する段階であつて、それによつて前記第２クラ
   スのルーチンの前記所定の１つの実行の間前記ハードウ
   ェア装置を条件付けて前記第２クラスの前記ルーチンに
   よる前記新しい指令の実行完了のため前記異なつたディ
   レクタ・バイト・ビット・パターンにより指定された転
   送動作のみを実行すること、から成るマイクロプログラ
   ム可能周辺プロセサの組織方法。 ２ 中央処理システムと及び多数の回転可能な入力／出
   力記憶デバイス５００とへ結合されたマイクロプログラ
   ム可能周辺プロセサ３００であつてハードウェア装置と
   及び所与の指令セットを実行するのに使用されるマイク
   ロ命令ルーチンを記憶するための複数の記憶ロケーショ
   ンを有する制御記憶３０４−２とを含むマイクロプログ
   ラム可能周辺プロセサを組織して、該周辺プロセサの制
   御下で動作可能な異なつた物理的特性を有する前記多数
   の入力／出力記憶デバイスへのデバイスの追加を容易に
   する組織方法において、イ）前記制御記憶３０４−２に
   おいて前記複数の記憶ロケーションの第１群及び第２群
   のロケーションに少なくとも第１クラス及び第２クラス
   のマイクロプログラム・ルーチンを夫々最初に記憶する
   段階であつて、前記第１クラスのルーチンの夫々は前記
   記憶デバイスの任意の１つとのデータ転送に関し前記中
   央処理システムから受ける指令制御バイトにより指定さ
   れる前記セットの指令を実行するための制御動作の実行
   において前記プロセサを条件付けること、前記第２のク
   ラスのルーチンの夫々は前記プロセサのハードウェア装
   置を条件付けてそれにより前記多数のデバイスの所定の
   １つに関し前記指令セットにより定められる第１及び第
   ２のカテゴリーの転送動作を実行すること、ロ）前記ハ
   ードウェア装置を条件付けてそれにより前記指令セット
   により定められる前記第１及び第２カテゴリーの転送動
   作を実行するために、前記周辺プロセサへ結合された前
   記多数の入力／出力記憶デバイスとは異なつた物理的特
   性を有する追加の入力／出力記憶デバイスのため前記複
   数の記憶ロケーションの他のロケーションに１対の前記
   第２クラスのルーチンを記憶する段階、ハ）前記追加の
   入力／出力記憶デバイスと初めから取付けられているデ
   バイスとを識別する物理的相違を分岐テスト条件として
   指定するために、所定対の前記最初に与えられた第２ク
   ラスのルーチンの各１つの初めに分岐マイクロ命令を記
   憶する段階、ニ）前記指令の実行の間データを転送する
   ように選択されたデバイスに関する前記物理的相違を示
   す信号を発生する段階、及びホ）該信号に応答して前記
   条件のテストの結果に応答する分岐制御装置３０４−２
   ０、３０４−２８を提供し、それによつて前記指令セッ
   トの対応するものの実行完了のため同一のカテゴリーに
   ある前記第２クラスのルーチンの間で選択する段階、か
   ら成るマイクロプログラム可能周辺プロセサを組織する
   方法。 ３ 中央処理システムと、所定の動作特性を有する少な
   くとも１つの記憶デバイス５００と、及び前記中央処理
   システム及び前記デバイスへ結合された周辺プロセサ３
   ００から成るデータ処理システムにおいて、前記周辺プ
   ロセサは前記中央処理システムから受ける指令バイトに
   より指定される種々のタイプの指令に応答して前記中央
   処理システムと前記デバイスとの間でデータを転送する
   ためハードウェア装置を含んであり、前記周辺プロセサ
   が更に、イ）複数の記憶ロケーションを有するアドレス
   可能制御記憶装置３０４−２であつて、該複数の記憶ロ
   ケーションの少なくとも１群のロケーションは１つのタ
   イプの前記指令に関係した制御動作の実行において前記
   プロセサを指揮するため第１タイプのルーチンのマイク
   ロ命令を記憶し、前記第１タイプのルーチンの前記１群
   のロケーションは該第１群のロケーションの所定の１つ
   にコード化された制御バイトを含む少なくとも１つのマ
   イクロ命令を記憶すること、前記複数の記憶ロケーショ
   ンの第２群のロケーションは前記プロセサのハードウェ
   ア装置を条件付けてそれによりデータ転送のため前記１
   つのデバイスの前記特定の動作特性に依存する動作のみ
   を実行するために第２のタイプのルーチンのマイクロ命
   令を記憶すること、ロ）前記制御記憶装置に動作上結合
   されており少なくとも制御バイト情報と及び前記指令バ
   イトを表わす信号とを記憶するためのレジスタ記憶装置
   ３１４、及びハ）前記制御記憶装置へ結合されておりか
   つ前記指令バイト信号に応答して前記１つのタイプのマ
   イクロ命令を含む前記第１タイプのルーチンの前記マイ
   クロ命令へ前記制御記憶を分岐させるための分岐制御装
   置３０４−２０、３０４−２８３０４−３０、３０４−
   ３４、３０４−３６であつて、前記プロセサは前記第１
   タイプのルーチンの実行の間前記レジスタ記憶装置を条
   件付けて前記制御バイトのビット表示を記憶させ、また
   前記分岐制御装置は回路装置を含み、該回路装置は前記
   第２タイプのルーチンのマイクロ命令に含まれる制御タ
   イプのマイクロ命令に応答して前記制御バイトをテスト
   しそれによつて前記１つのタイプの指令の実行完了のた
   め前記ハードウェア装置により実行されるべき転送動作
   を決定すること、から成る周辺プロセサ。 ４ 中央処理装置と及び該装置に結合された周辺処理シ
   ステムとを含むデータ処理システムにおいて、前記周辺
   処理システムがマイクロプログラム可能入力／出力周辺
   プロセサ３００と及び異なつた媒体フォーマット特性を
   夫々有する複数の循環入力／出力記憶デバイス５００と
   を備えており、前記周辺プロセサが前記中央処理装置と
   前記デバイスとの間のデータ転送の間前記複数の入力／
   出力記憶デバイスの動作を制御するため前記中央処理装
   置から受ける複数の種々のタイプの指令を実行するため
   のハードウェア装置を有しており、前記周辺プロセサが
   更に、イ）複数の記憶ロケーションを有するアドレス可
   能制御記憶３０４−２であつて、前記複数のロケーショ
   ンの群は少なくとも第１クラス及び第２クラスの２つの
   クラスのマイクロプログラム・ルーチンを記憶し、前記
   第１クラスのマイクロプログラム・ルーチンの夫々は前
   記タイプの前記指令の１つの実行の間行なわれるべき転
   送動作のみを確立する所定ビット・パターンを含むよう
   にコード化された定数フィールドと及びｏｐコード・フ
   ィールドとを有する少なくとも第１タイプのマイクロ命
   令を含むこと、前記第２クラスのマイクロプログラム・
   ルーチンの夫夫は転送動作を指定するマイクロ命令を含
   んでおり、該マイクロ命令は前記種々の媒体フォーマッ
   ト特性の所定の１つを有する前記複数の入力／出力記憶
   デバイスの１つに関し前記種々のタイプの前記指令によ
   り定められる第１カテゴリー及び第２カテゴリーの転送
   動作の実行のため前記プロセサを条件付けること、ロ）
   前記制御記憶へ結合されており、前記ルーチンの実行の
   間前記制御記憶から読取られる前記マイクロ命令の種々
   のものに応答して制御信号を発生するように動作するデ
   コーダ装置３０４−３８、３０４−４０、ハ）前記制御
   記憶と及び前記デコーダ装置とへ結合されており前記指
   令の実行の間要求される情報を記憶するための汎用レジ
   スタ記憶装置３１４、ニ）前記プロセサにより実行され
   るべき前記複数の種々のタイプの指令の１つを示すよう
   にコード化された前記中央処理装置からの指令制御バイ
   トを受けるように結合されておりかつ前記汎用レジスタ
   記憶装置に結合されており、与えられる指令制御バイト
   に対し算術及び論理演算を実行する算術及び論理装置３
   １６、及びホ）前記制御記憶と及び前記算術及び論理装
   置とへ結合されており前記ルーチンの実行の間前記周辺
   プロセサのマイクロ命令シーケンス動作を制御する分岐
   制御装置３０４−２０、３０４−２８、３０４−３０、
   ３０４−３４、３０４−３６であつて、該分岐制御装置
   は前記第１クラスのマイクロプログラム・ルーチンの対
   応する１つへ分岐するために前記算術及び論理装置から
   与えられる前記指令制御バイトに対する演算実行の結果
   を表わす信号により条件付けられる回路装置を含むこと
   、前記デコーダ装置は前記第１クラスのルーチンの前記
   対応する１つを介するシーケンス動作の間前記第１タイ
   プのマイクロ命令の前記ｏｐコード・フィールド部分に
   より条件付けられて前記汎用レジスタ記憶装置を条件付
   ける信号を発生してそれにより前記第１クラスのルーチ
   ンの前記対応する１つの実行の間前記プロセサにより選
   択される前記第２クラスのマイクロプログラム・ルーチ
   ンの１つによつて実行される転送動作の制御のため前記
   所定ビット・パターンの信号表示を記憶すること、から
   成る周辺プロセサ。