JPS62536B2 - - Google Patents
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- JPS62536B2 JPS62536B2 JP57022189A JP2218982A JPS62536B2 JP S62536 B2 JPS62536 B2 JP S62536B2 JP 57022189 A JP57022189 A JP 57022189A JP 2218982 A JP2218982 A JP 2218982A JP S62536 B2 JPS62536 B2 JP S62536B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/3013—Organisation of register space, e.g. banked or distributed register file according to data content, e.g. floating-point registers, address registers
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はプログラム記憶式データ処理システム
に係り、更に詳細に説明すれば命令実行中に命令
レジスタの内容を変更することに係る。
に係り、更に詳細に説明すれば命令実行中に命令
レジスタの内容を変更することに係る。
本発明に関係する米国特許第3585599号及び第
4200927号明細書には、IBMシステム／370のアー
キテクチヤに従つて設計されたデータ処理システ
ムが記述されている。また刊行物である“IBM
System／370 Principles of Operations”、Form
No.GA22−7000−４には、IBMシステム／370の
アーキテクチヤが記述されている。
4200927号明細書には、IBMシステム／370のアー
キテクチヤに従つて設計されたデータ処理システ
ムが記述されている。また刊行物である“IBM
System／370 Principles of Operations”、Form
No.GA22−7000−４には、IBMシステム／370の
アーキテクチヤが記述されている。
これらの刊行物に記述されているデータ処理シ
ステムが設計されたのは、IBMシステム／370の
アーキテクチヤが実行のために解読及び解釈され
ねばならない所定数の命令様式を含んでいたとき
である。しかしながら、これらのデータ処理シス
テムが設計された後にIBMシステム／370の新し
い命令様式が定義されるに及んで、かかるデータ
処理システムに設けられた命令レジスタの種々の
命令フイールドから他の部分に至る転送路は新し
い命令様式に簡単に適応することができなくなつ
た。そうするためには、データ処理システムの設
計を実質的に変更するか又はマイクロプログラム
制御を実質的に変更しなければならないからであ
る。
ステムが設計されたのは、IBMシステム／370の
アーキテクチヤが実行のために解読及び解釈され
ねばならない所定数の命令様式を含んでいたとき
である。しかしながら、これらのデータ処理シス
テムが設計された後にIBMシステム／370の新し
い命令様式が定義されるに及んで、かかるデータ
処理システムに設けられた命令レジスタの種々の
命令フイールドから他の部分に至る転送路は新し
い命令様式に簡単に適応することができなくなつ
た。そうするためには、データ処理システムの設
計を実質的に変更するか又はマイクロプログラム
制御を実質的に変更しなければならないからであ
る。
前掲の米国特許第4200927号明細書に記述され
ている如き大型のデータ処理システムでは、命令
ユニツト中の命令レジスタの或るフイールドと実
行ユニツト中の対応するオペレーシヨン・レジス
タとの間に転送路が存在する。しかしながら、こ
の転送路を使用すると、新しい命令様式で再配置
された情報部分は実行ユニツト中のオペレーシヨ
ン・レジスタの異なる部分へ転送されるから、こ
の情報部分を命令レジスタから実行ユニツト中の
オペレーシヨン・レジスタへ適正に転送するため
には追加のケーブルが必要となろう。さらに、殆
んどすべてのデータ処理システムはその動作中又
は初期の開発設計段階中に永久的エラー条件を生
ずるが、このようなデータ処理システムの故障ハ
ードウエアを迂回したり或いは修理中又は再設計
中の継続的使用を可能とすためにデータ処理シス
テムの動作を変更することは比較的困難である、
ということがある。またデータ処理システムに対
する他の要請として、特定ユーザのために特別の
機能を提供するということがある。もしこの特別
の機能が既存のプログラム命令によつて遂行不能
であれば、新しいプログラム、マイクロプログラ
ム、命令又はハードウエアの変更が必要となろ
う。
ている如き大型のデータ処理システムでは、命令
ユニツト中の命令レジスタの或るフイールドと実
行ユニツト中の対応するオペレーシヨン・レジス
タとの間に転送路が存在する。しかしながら、こ
の転送路を使用すると、新しい命令様式で再配置
された情報部分は実行ユニツト中のオペレーシヨ
ン・レジスタの異なる部分へ転送されるから、こ
の情報部分を命令レジスタから実行ユニツト中の
オペレーシヨン・レジスタへ適正に転送するため
には追加のケーブルが必要となろう。さらに、殆
んどすべてのデータ処理システムはその動作中又
は初期の開発設計段階中に永久的エラー条件を生
ずるが、このようなデータ処理システムの故障ハ
ードウエアを迂回したり或いは修理中又は再設計
中の継続的使用を可能とすためにデータ処理シス
テムの動作を変更することは比較的困難である、
ということがある。またデータ処理システムに対
する他の要請として、特定ユーザのために特別の
機能を提供するということがある。もしこの特別
の機能が既存のプログラム命令によつて遂行不能
であれば、新しいプログラム、マイクロプログラ
ム、命令又はハードウエアの変更が必要となろ
う。
本発明の目的は、エラー条件、特別の機能又は
新しい命令等の変更要因に適応可能な改良された
プログラム記憶式データ処理システムを提供する
ことにある。
新しい命令等の変更要因に適応可能な改良された
プログラム記憶式データ処理システムを提供する
ことにある。
この目的を達成するため、データ処理システム
の中央処理ユニツト（CPU）に設けられた命令
レジスタとデータ流経路との間に１つの転送路が
追加される。前記のデータ流経路は命令レジスタ
の内容を受取ることができる、少くとも１つのデ
ータ流レジスタを含む。前記の追加された転送路
は１組のゲートを含み、こられのゲートは少くと
も命令レジスタの或るフイールドに対する入力を
与える。CPUの制御機構は、データ流レジスタ
の内容のうち少くとも或る部分を前記ゲートを介
して命令レジスタの入力へ転送させるような能力
を有する。データ流レジスタは命令レジスタから
の情報を受取るだけでなく、制御機構又はデータ
流の他の部分からの情報を通常のデータ処理の一
部として受取ることができる。データ流レジスタ
に記憶された情報は、その後で命令レジスタの入
力ゲートへ転送することができる。
の中央処理ユニツト（CPU）に設けられた命令
レジスタとデータ流経路との間に１つの転送路が
追加される。前記のデータ流経路は命令レジスタ
の内容を受取ることができる、少くとも１つのデ
ータ流レジスタを含む。前記の追加された転送路
は１組のゲートを含み、こられのゲートは少くと
も命令レジスタの或るフイールドに対する入力を
与える。CPUの制御機構は、データ流レジスタ
の内容のうち少くとも或る部分を前記ゲートを介
して命令レジスタの入力へ転送させるような能力
を有する。データ流レジスタは命令レジスタから
の情報を受取るだけでなく、制御機構又はデータ
流の他の部分からの情報を通常のデータ処理の一
部として受取ることができる。データ流レジスタ
に記憶された情報は、その後で命令レジスタの入
力ゲートへ転送することができる。
データ処理システムの命令レジスタにある符号
化された命令コード（OP）フイールドは、当該
命令の実行を開始させるために制御機構によつて
利用される。命令実行中に命令レジスタ中の命令
コード・フイールドを選択的に変更する能力を備
えていると、他の命令実行の一部として当該命令
コード・フイールドに応答するように既存の制御
機構を利用することができる。
化された命令コード（OP）フイールドは、当該
命令の実行を開始させるために制御機構によつて
利用される。命令実行中に命令レジスタ中の命令
コード・フイールドを選択的に変更する能力を備
えていると、他の命令実行の一部として当該命令
コード・フイールドに応答するように既存の制御
機構を利用することができる。
また命令レジスタの内容をデータ流レジスタへ
転送する能力を備えることにより、新しい命令様
式にも簡単に適応することができる。もし既存の
命令のフイールドが新しい様式の命令中で再配置
されているならば、この新しい様式の命令はデー
タ流レジスタへ転送され、そして関係するフイー
ルドは命令レジスタの既存の出力ゲート又は命令
レジスタへ接続された制御手段によつて使用する
ために命令レジスタ中の元の位置へ戻される。
転送する能力を備えることにより、新しい命令様
式にも簡単に適応することができる。もし既存の
命令のフイールドが新しい様式の命令中で再配置
されているならば、この新しい様式の命令はデー
タ流レジスタへ転送され、そして関係するフイー
ルドは命令レジスタの既存の出力ゲート又は命令
レジスタへ接続された制御手段によつて使用する
ために命令レジスタ中の元の位置へ戻される。
第１図は代表的なデータ処理システムのブロツ
ク図である。このシステムは主記憶（MS）１０
を含み、これは処理すべきデータ及び種々のプロ
グラムを構成する命令シーケンスを保持する。中
央処理ユニツト（CPU）はその主要ユニツトと
して命令ユニツト１１及び実行ユニツト１２を含
む。前掲の米国特許第3585599号明細書に記述さ
れているシステムはその主要ユニツトとして命令
ユニツト１１のみを含み、そこですべての命令が
実行される。一方、前掲の米国特許第4200927号
明細書に記述されているシステムは、命令ユニツ
ト１１及び実行ユニツトを別々に含んでいる。し
かし、いずれのシステムも命令レジスタ１３を含
み、これは主記憶１０から転送路１４を介して
IBMシステム／370の命令のシーケンスを受取
る。またこの転送路１４は、CPUと主記憶１０
の間でテータを転送する。
ク図である。このシステムは主記憶（MS）１０
を含み、これは処理すべきデータ及び種々のプロ
グラムを構成する命令シーケンスを保持する。中
央処理ユニツト（CPU）はその主要ユニツトと
して命令ユニツト１１及び実行ユニツト１２を含
む。前掲の米国特許第3585599号明細書に記述さ
れているシステムはその主要ユニツトとして命令
ユニツト１１のみを含み、そこですべての命令が
実行される。一方、前掲の米国特許第4200927号
明細書に記述されているシステムは、命令ユニツ
ト１１及び実行ユニツトを別々に含んでいる。し
かし、いずれのシステムも命令レジスタ１３を含
み、これは主記憶１０から転送路１４を介して
IBMシステム／370の命令のシーケンスを受取
る。またこの転送路１４は、CPUと主記憶１０
の間でテータを転送する。
IBMシステム／370のアーキテクチヤに従つて
設計された殆んどのデータ処理システムでは、命
令レジスタ１３は32ビツトから成る。そのビツト
位置０−７は命令コード（OP）フイールド１５
を構成し、これは制御機構（CTL）１６によつ
て遂行さるべき実行シーケンスを指示するように
符号化される。
設計された殆んどのデータ処理システムでは、命
令レジスタ１３は32ビツトから成る。そのビツト
位置０−７は命令コード（OP）フイールド１５
を構成し、これは制御機構（CTL）１６によつ
て遂行さるべき実行シーケンスを指示するように
符号化される。
また代表的なデータ処理システムのCPUは、
２進加算器１７及び複数の作業レジスタ（WR）
１８に加えて16個の汎用レジスタ（GPR）１９
を含む。前掲の刊行物である“IBM System／
370 Principles of Operations”に記述されてい
るように、これらの汎用レジスタ１９は命令レジ
スタ１３に置かれた命令の１つ又はそれ以上の４
ビツト・フイールド（Ｒ１，Ｒ２）によつて指定
することができる。データ流回路２０は制御機構
１６からの適当な制御信号によつて付勢可能な複
数のゲートを含み、データ処理システム中の種々
のユニツトを相互接続する。
２進加算器１７及び複数の作業レジスタ（WR）
１８に加えて16個の汎用レジスタ（GPR）１９
を含む。前掲の刊行物である“IBM System／
370 Principles of Operations”に記述されてい
るように、これらの汎用レジスタ１９は命令レジ
スタ１３に置かれた命令の１つ又はそれ以上の４
ビツト・フイールド（Ｒ１，Ｒ２）によつて指定
することができる。データ流回路２０は制御機構
１６からの適当な制御信号によつて付勢可能な複
数のゲートを含み、データ処理システム中の種々
のユニツトを相互接続する。
第１図の命令ユニツト１１に関連して説明した
前記ユニツトのすべては、前掲の米国特許第
3585599号明細書で記述されている。この特許で
は、制御機構１６はマイクロプログラム制御記憶
から成り、該制御記憶は命令コード・フイールド
１５に応答して要求された動作を遂行するに必要
な制御信号２１を発生する。当該技術分野では周
知のように、制御機構１６は必要な制御信号２１
を発生するような１群の固定結線式シーケンサで
もよい。
前記ユニツトのすべては、前掲の米国特許第
3585599号明細書で記述されている。この特許で
は、制御機構１６はマイクロプログラム制御記憶
から成り、該制御記憶は命令コード・フイールド
１５に応答して要求された動作を遂行するに必要
な制御信号２１を発生する。当該技術分野では周
知のように、制御機構１６は必要な制御信号２１
を発生するような１群の固定結線式シーケンサで
もよい。
前掲の米国特許第4200927号明細書が別個の実
行ユニツト１２を示していることは前述の通りで
ある。このように別個の２ユニツトを有するデー
タ処理システムでは、命令ユニツト１１は殆んど
の２進算術命令及び多数の制御命令を含むIBMシ
ステム／370の多数の命令を実行することができ
る。これとは別個の実行ユニツト１２は、IBMシ
ステム／370の一層複雑な命令を実行するために
設けられる。たとえば、実行ユニツト１２には、
浮動小数点加算器２２、２進又は浮動小数点乗除
算のための特別の乗除算器（MULT／DIV）２
３、多数の浮動小数点レジスタ（FPR）２４及
びこれらのユニツトを相互接続するデータ流回路
２５が含まれる。浮動小数点レジスタ２４は、命
令中のＲ１及びＲ２の如き４ビツト・フイールド
によつて指定することができる。
行ユニツト１２を示していることは前述の通りで
ある。このように別個の２ユニツトを有するデー
タ処理システムでは、命令ユニツト１１は殆んど
の２進算術命令及び多数の制御命令を含むIBMシ
ステム／370の多数の命令を実行することができ
る。これとは別個の実行ユニツト１２は、IBMシ
ステム／370の一層複雑な命令を実行するために
設けられる。たとえば、実行ユニツト１２には、
浮動小数点加算器２２、２進又は浮動小数点乗除
算のための特別の乗除算器（MULT／DIV）２
３、多数の浮動小数点レジスタ（FPR）２４及
びこれらのユニツトを相互接続するデータ流回路
２５が含まれる。浮動小数点レジスタ２４は、命
令中のＲ１及びＲ２の如き４ビツト・フイールド
によつて指定することができる。
第１図に示すように別個の実行ユニツト１２が
設けられているデータ処理システムでは、命令ユ
ニツト１１中の制御機構１６が実行ユニツト１２
による実行を要求する如き命令コード・フイール
ド１５を検出する。この場合、制御機構１６から
の制御信号２６に応答して、命令レジスタ１３の
ビツト０−15が線２７を介して実行ユニツト１２
中のオペレーシヨン・レジスタ２８へ転送され
る。浮動小数点演算で利用すべき浮動小数点レジ
スタ２４は、命令レジスタ１３からオペレーシヨ
ン・レジスタ２８へ転送されるＲ１及びＲ２フイ
ールドによつて指定される。命令ユニツト１１に
おけるのと同様に、オペレーシヨン・レジスタ２
８中の命令コード・フイールド２９は要求された
動作を遂行するために実行ユニツト１２中の制御
機構（CTL）３０へ転送される。この制御機構
３０は実行ユニツト１２中の諸ユニツトを制御す
るに必要な制御信号３１を発生する。制御機構３
０は、固定結線式シーケンサ又は制御記憶中のマ
イクロプログラム命令として設計することができ
る。
設けられているデータ処理システムでは、命令ユ
ニツト１１中の制御機構１６が実行ユニツト１２
による実行を要求する如き命令コード・フイール
ド１５を検出する。この場合、制御機構１６から
の制御信号２６に応答して、命令レジスタ１３の
ビツト０−15が線２７を介して実行ユニツト１２
中のオペレーシヨン・レジスタ２８へ転送され
る。浮動小数点演算で利用すべき浮動小数点レジ
スタ２４は、命令レジスタ１３からオペレーシヨ
ン・レジスタ２８へ転送されるＲ１及びＲ２フイ
ールドによつて指定される。命令ユニツト１１に
おけるのと同様に、オペレーシヨン・レジスタ２
８中の命令コード・フイールド２９は要求された
動作を遂行するために実行ユニツト１２中の制御
機構（CTL）３０へ転送される。この制御機構
３０は実行ユニツト１２中の諸ユニツトを制御す
るに必要な制御信号３１を発生する。制御機構３
０は、固定結線式シーケンサ又は制御記憶中のマ
イクロプログラム命令として設計することができ
る。
第２図には本発明の要部が示されている。命令
レジスタ１３は第１図のものと同様に32ビツトの
入力１４を有する。また第２図には、IBMシステ
ム／370の３つの命令様式が示されており、その
うちRR様式は参照番号32の箇所に示されてい
る。このRR様式では、命令は８ビツトの命令コ
ード・フイールド１５と２つの４ビツト・フイー
ルドＲ１及びＲ２を有し、後者のＲ１及びＲ２フ
イールドは当該命令の実行に利用されるデータを
得るために１対の汎用レジスタをそれぞれ指定す
る。参照番号33の箇所に示されているRX様式で
は、命令は８ビツトの命令コード・フイールド１
５及び４ビツト・フイールドＲ１を有し、後者の
Ｒ１フイールドは実行中に利用され且つ結果を記
憶するために利用される１つの汎用レジスタを指
定する。RX様式３３の他のフイールドは、第１
図に示した主記憶１０のアドレスを発生するため
に利用される。即ち、Ｘ２フイールドはアドレス
指標値を保持する１つの汎用レジスタを指定し、
Ｂ２フイールドは基底アドレス値を保持する１つ
の汎用レジスタを指定し、12ビツトのＤ２フイー
ルドは変位アドレス値である。Ｘ２及びＢ２フイ
ールドによつて指定された１対の汎用レジスタの
内容はＤ２フイールドの変位アドレレス値と加算
され、かくて当該命令の実行に利用されるデータ
が置かれている主記憶１０中のアドレスを与え
る。参照番号34の箇所に示されているIBMシステ
ム／370の命令様式は、RRE様式と呼ばれる。こ
の様式では、命令コード・フイールド３８はビツ
ト０−15から成り、アドレス可能なレジスタは命
令レジスタ１３のビツト位置24−31に置かれたＲ
１及びＲ２フイールドによつて指定される。
レジスタ１３は第１図のものと同様に32ビツトの
入力１４を有する。また第２図には、IBMシステ
ム／370の３つの命令様式が示されており、その
うちRR様式は参照番号32の箇所に示されてい
る。このRR様式では、命令は８ビツトの命令コ
ード・フイールド１５と２つの４ビツト・フイー
ルドＲ１及びＲ２を有し、後者のＲ１及びＲ２フ
イールドは当該命令の実行に利用されるデータを
得るために１対の汎用レジスタをそれぞれ指定す
る。参照番号33の箇所に示されているRX様式で
は、命令は８ビツトの命令コード・フイールド１
５及び４ビツト・フイールドＲ１を有し、後者の
Ｒ１フイールドは実行中に利用され且つ結果を記
憶するために利用される１つの汎用レジスタを指
定する。RX様式３３の他のフイールドは、第１
図に示した主記憶１０のアドレスを発生するため
に利用される。即ち、Ｘ２フイールドはアドレス
指標値を保持する１つの汎用レジスタを指定し、
Ｂ２フイールドは基底アドレス値を保持する１つ
の汎用レジスタを指定し、12ビツトのＤ２フイー
ルドは変位アドレス値である。Ｘ２及びＢ２フイ
ールドによつて指定された１対の汎用レジスタの
内容はＤ２フイールドの変位アドレレス値と加算
され、かくて当該命令の実行に利用されるデータ
が置かれている主記憶１０中のアドレスを与え
る。参照番号34の箇所に示されているIBMシステ
ム／370の命令様式は、RRE様式と呼ばれる。こ
の様式では、命令コード・フイールド３８はビツ
ト０−15から成り、アドレス可能なレジスタは命
令レジスタ１３のビツト位置24−31に置かれたＲ
１及びＲ２フイールドによつて指定される。
第２図に示されたケーブル３５は、命令レジス
タ１３のビツト位置０−７に置かれた命令コー
ド・フイールドを、第１図の制御機構１６へ接続
するためのものである。命令レジスタ１３の出力
へ接続された他のゲート群は、命令でアドレス可
能な特定のレジスタをアクセスするために、命令
中のレジスタ・アドレス用フイールドをケーブル
３６を介して転送する。前掲の米国特許第
4200927号明細書の記述に従つて、また第１図に
関連して既に説明したように、第１図の制御信号
２６は参照番号37の箇所に示した16個のゲートを
付勢し、かくてビツト位置０−15の内容をケーブ
ル２７を介して実行ユニツト１２中のオペレーシ
ヨン・レジスタ２８へ並列に転送することを可能
にする。
タ１３のビツト位置０−７に置かれた命令コー
ド・フイールドを、第１図の制御機構１６へ接続
するためのものである。命令レジスタ１３の出力
へ接続された他のゲート群は、命令でアドレス可
能な特定のレジスタをアクセスするために、命令
中のレジスタ・アドレス用フイールドをケーブル
３６を介して転送する。前掲の米国特許第
4200927号明細書の記述に従つて、また第１図に
関連して既に説明したように、第１図の制御信号
２６は参照番号37の箇所に示した16個のゲートを
付勢し、かくてビツト位置０−15の内容をケーブ
ル２７を介して実行ユニツト１２中のオペレーシ
ヨン・レジスタ２８へ並列に転送することを可能
にする。
前掲の米国特許第4200927号明細書で記述され
たデータ処理システムでは、RR様式の命令３２
は第１図の浮動小数点レジスタ２４のうち指定さ
れたものを含む浮動小数点演算を開始させるため
に利用される。命令レジスタ１３と実行ユニツト
１２のオペレーシヨン・レジスタ２８との間に設
けられた転送路２７は、命令３２のＲ１及びＲ２
フイールドを実行ユニツト１２へ転送するために
使用される。しかしながら、かかる既存のデータ
処理システムの設計後に16ビツトの命令コード・
フイールド３８を含むRRE様式の命令３４が定
義され、そして浮動小数点レジスタ２４をアクセ
スするためのＲ１及びＲ２フイールドがビツト位
置24−31へ再配置されたために、前記既存のデー
タ処理システムでこれらのＲ１及びＲ２フイール
ドを実行ユニツト１２へ転送しようとすれば、点
線３９によつて暗示されているようなゲート及び
転送路を設けることが必要となる筈である。
たデータ処理システムでは、RR様式の命令３２
は第１図の浮動小数点レジスタ２４のうち指定さ
れたものを含む浮動小数点演算を開始させるため
に利用される。命令レジスタ１３と実行ユニツト
１２のオペレーシヨン・レジスタ２８との間に設
けられた転送路２７は、命令３２のＲ１及びＲ２
フイールドを実行ユニツト１２へ転送するために
使用される。しかしながら、かかる既存のデータ
処理システムの設計後に16ビツトの命令コード・
フイールド３８を含むRRE様式の命令３４が定
義され、そして浮動小数点レジスタ２４をアクセ
スするためのＲ１及びＲ２フイールドがビツト位
置24−31へ再配置されたために、前記既存のデー
タ処理システムでこれらのＲ１及びＲ２フイール
ドを実行ユニツト１２へ転送しようとすれば、点
線３９によつて暗示されているようなゲート及び
転送路を設けることが必要となる筈である。
これに対し、本発明は、命令レジスタ１３と
CPUの他の部分の間に新しい転送路を設ける、
というこのような接近法を不要にするものであ
る。このため、命令レジスタ１３と第１図に示し
た１組の作業レジスタ１８を構成する少くとも１
つのデータ流レジスタ４０との間に１つの転送路
が編入される。作業レジスタ１８は制御機構１６
によつてアクセスすることはできるが、命令によ
つてはアクセスすることができない。この転送路
はそれに関連するゲートとともに第１図に示した
制御機構１６の制御下にあり、該制御機構の順序
づけは命令コード・フイールドを線３５を介して
転送することによつて開始される。
CPUの他の部分の間に新しい転送路を設ける、
というこのような接近法を不要にするものであ
る。このため、命令レジスタ１３と第１図に示し
た１組の作業レジスタ１８を構成する少くとも１
つのデータ流レジスタ４０との間に１つの転送路
が編入される。作業レジスタ１８は制御機構１６
によつてアクセスすることはできるが、命令によ
つてはアクセスすることができない。この転送路
はそれに関連するゲートとともに第１図に示した
制御機構１６の制御下にあり、該制御機構の順序
づけは命令コード・フイールドを線３５を介して
転送することによつて開始される。
この転送路は、データ流レジスタ４０のビツト
位置24−31の出力を入力ゲート４２及び４３の入
力へ接続する線４１を含む。入力ゲート４２及び
４３は、その出力を命令レジスタ１３のビツト位
置０−７及び８−15へそれぞれ接続されている。
入力ゲート４２及び４３は、制御機構１６からの
信号線４４及び４５によつてそれぞれ選択的に付
勢されうる。従つて、データ流レジスタ４０のビ
ツト位置24−31の内容は、命令レジスタ１３のビ
ツト位置０−７又か８−15へ選択的に転送されう
る。
位置24−31の出力を入力ゲート４２及び４３の入
力へ接続する線４１を含む。入力ゲート４２及び
４３は、その出力を命令レジスタ１３のビツト位
置０−７及び８−15へそれぞれ接続されている。
入力ゲート４２及び４３は、制御機構１６からの
信号線４４及び４５によつてそれぞれ選択的に付
勢されうる。従つて、データ流レジスタ４０のビ
ツト位置24−31の内容は、命令レジスタ１３のビ
ツト位置０−７又か８−15へ選択的に転送されう
る。
命令レジスタ１３の１組の出力ゲート４６が制
御機構１６からの線４７によつて付勢されると、
該命令レジスタのビツト位置16−31及びビツト位
置８−15の内容をデータ流レジスタ４０のビツト
位置８−31へ転送することができる。この時点
で、RRE様式の命令３４のＲ１及びＲ２フイー
ルドが前記転送路によつて実行ユニツト１２のオ
ペレーシヨン・レジスタ２８へ転送されることは
明らかである。即ち、制御機構１６が線３５を介
してRRE様式の命令３４を検出する場合、命令
レジスタ１３のビツト位置８−31の内容はゲート
４６を介してデータ流レジスタ４０へ転送され
る。次いで、制御機構１６は線４５の信号によつ
てゲート４３を付勢することにより、データ流レ
ジスタ４０のビツト位置24−31の内容を線４１を
介して命令レジスタ１３のビツト位置８−15へ転
送する。さらに、制御機構１６は信号線２６を介
してゲート３７を付勢し、かくてＲ１及びＲ２フ
イールドを実行ユニツト１２のオペレーシヨン・
レジスタ２８へ転送するのである。
御機構１６からの線４７によつて付勢されると、
該命令レジスタのビツト位置16−31及びビツト位
置８−15の内容をデータ流レジスタ４０のビツト
位置８−31へ転送することができる。この時点
で、RRE様式の命令３４のＲ１及びＲ２フイー
ルドが前記転送路によつて実行ユニツト１２のオ
ペレーシヨン・レジスタ２８へ転送されることは
明らかである。即ち、制御機構１６が線３５を介
してRRE様式の命令３４を検出する場合、命令
レジスタ１３のビツト位置８−31の内容はゲート
４６を介してデータ流レジスタ４０へ転送され
る。次いで、制御機構１６は線４５の信号によつ
てゲート４３を付勢することにより、データ流レ
ジスタ４０のビツト位置24−31の内容を線４１を
介して命令レジスタ１３のビツト位置８−15へ転
送する。さらに、制御機構１６は信号線２６を介
してゲート３７を付勢し、かくてＲ１及びＲ２フ
イールドを実行ユニツト１２のオペレーシヨン・
レジスタ２８へ転送するのである。
制御機構１６からの信号線４９によつて付勢さ
れる１組のゲート４８は、データ流中にある多数
の源のうち任意のもの、たとえば他のハードウエ
ア・レジスタ、シフタを含む算術論理ユニツト
（ALU）の出力又はマイクロ命令フイールドから
の情報を、データ流レジスタ４０へ転送するため
のものである。線５０はデータ流レジスタ４０を
前述の如きデータ流又はALUへ接続する。従つ
て、データ流は任意の形式のデータをデータ流レ
ジスタ４０のビツト位置24−31へ移動することが
できる。前掲の米国特許第3585599号明細書に記
述されているマイクロ命令の少くとも１つのフイ
ールドは、EMITフイールドと呼ばれる。マイク
ロプログラミングの順序づけは、マイクロ命令中
のEMITフイールドからCPUのデータ流へ制御又
はデータ信号を転送する能力を有する、従つて、
データ流レジスタ４０へ、特にそのビツト位置24
−31へ情報を挿入し、その後この情報を線４１及
びゲート４２又び４３を介して命令レジスタ１３
へ転送することができる。
れる１組のゲート４８は、データ流中にある多数
の源のうち任意のもの、たとえば他のハードウエ
ア・レジスタ、シフタを含む算術論理ユニツト
（ALU）の出力又はマイクロ命令フイールドから
の情報を、データ流レジスタ４０へ転送するため
のものである。線５０はデータ流レジスタ４０を
前述の如きデータ流又はALUへ接続する。従つ
て、データ流は任意の形式のデータをデータ流レ
ジスタ４０のビツト位置24−31へ移動することが
できる。前掲の米国特許第3585599号明細書に記
述されているマイクロ命令の少くとも１つのフイ
ールドは、EMITフイールドと呼ばれる。マイク
ロプログラミングの順序づけは、マイクロ命令中
のEMITフイールドからCPUのデータ流へ制御又
はデータ信号を転送する能力を有する、従つて、
データ流レジスタ４０へ、特にそのビツト位置24
−31へ情報を挿入し、その後この情報を線４１及
びゲート４２又び４３を介して命令レジスタ１３
へ転送することができる。
前述の如く、本発明は命令レジスタ１３に置か
れた命令のフイールドを、データ流レジスタ４０
並びにゲート４２及び４３を介して、命令レジス
タ１３の他のフイールドへ再配置するという能力
を有するが、本発明を利用すると他の幾つかの利
点をも享受することができる。たとえば、IBMシ
ステム／370の任意の命令によつては与えること
ができないような特別の処理機能をデータ処理シ
ステムに備えることが望ましい場合がある。こう
するためには、特別の命令を命令コード・フイー
ルド１５で符号化し、そしてこの命令が第１図の
制御機構１６によつて検出されるとき、この命令
を実行するために実行ユニツト１２の或る機構の
支援を要請するようにすればよい。即ち、制御機
構１６によつてこの特別の命令を実行する間に、
特定のマイクロ命令のEMITフイールドをゲート
４８を介してデータ流レジスタ４０へ転送し、こ
れを線４１及びゲート４２を介して命令レジスタ
１３のビツト位置０−７へ転送するようにする。
EMITフイールドは、たとえば浮動小数点乗算を
指定するようなビツト・パターンへ符号化してお
く。かくて、線２６の信号でゲート３７を付勢す
ると、浮動小数点乗算の命令コードが実行ユニツ
ト１２のオペレーシヨン・レジスタ２８へ転送さ
れるので、浮動小数点乗算が遂行され、そしてそ
の実行結果が命令ユニツト１１へ戻されることに
なる。
れた命令のフイールドを、データ流レジスタ４０
並びにゲート４２及び４３を介して、命令レジス
タ１３の他のフイールドへ再配置するという能力
を有するが、本発明を利用すると他の幾つかの利
点をも享受することができる。たとえば、IBMシ
ステム／370の任意の命令によつては与えること
ができないような特別の処理機能をデータ処理シ
ステムに備えることが望ましい場合がある。こう
するためには、特別の命令を命令コード・フイー
ルド１５で符号化し、そしてこの命令が第１図の
制御機構１６によつて検出されるとき、この命令
を実行するために実行ユニツト１２の或る機構の
支援を要請するようにすればよい。即ち、制御機
構１６によつてこの特別の命令を実行する間に、
特定のマイクロ命令のEMITフイールドをゲート
４８を介してデータ流レジスタ４０へ転送し、こ
れを線４１及びゲート４２を介して命令レジスタ
１３のビツト位置０−７へ転送するようにする。
EMITフイールドは、たとえば浮動小数点乗算を
指定するようなビツト・パターンへ符号化してお
く。かくて、線２６の信号でゲート３７を付勢す
ると、浮動小数点乗算の命令コードが実行ユニツ
ト１２のオペレーシヨン・レジスタ２８へ転送さ
れるので、浮動小数点乗算が遂行され、そしてそ
の実行結果が命令ユニツト１１へ戻されることに
なる。
データ処理システムについて利用することがで
きる他の望ましい特徴は、実行ユニツト１２中の
マイクロプログラム又はハードウエアが誤動作し
たときに訂正作用を許容するというものである。
この特徴を利用することができる所以は、データ
流からの所望のデータを命令レジスタ１３の命令
コード・フイールド１５へゲートすることができ
るという点にある。このため、第１図の実行ユニ
ツト１２でそのハードウエアが機能していないこ
とが決定された場合、その機能が実行ユニツト１
２で遂行されるように或る命令が生ぜられる。制
御機構１６は実行ユニツト１２で実行不能な命令
コードを認識し、実行ユニツト１２で機能してい
るハードウエアによつて実行可能な代替的な命令
コードをデータ流レジスタ４０、データ路４１及
びゲート４２を介して命令レジスタ１３の命令コ
ード・フイールド１５へ転送するように構成され
る。
きる他の望ましい特徴は、実行ユニツト１２中の
マイクロプログラム又はハードウエアが誤動作し
たときに訂正作用を許容するというものである。
この特徴を利用することができる所以は、データ
流からの所望のデータを命令レジスタ１３の命令
コード・フイールド１５へゲートすることができ
るという点にある。このため、第１図の実行ユニ
ツト１２でそのハードウエアが機能していないこ
とが決定された場合、その機能が実行ユニツト１
２で遂行されるように或る命令が生ぜられる。制
御機構１６は実行ユニツト１２で実行不能な命令
コードを認識し、実行ユニツト１２で機能してい
るハードウエアによつて実行可能な代替的な命令
コードをデータ流レジスタ４０、データ路４１及
びゲート４２を介して命令レジスタ１３の命令コ
ード・フイールド１５へ転送するように構成され
る。
前述の如く、データ処理システムの命令レジス
タとデータ流との間に転送路を設けることによ
り、該データ処理システムの融通性を一層増進す
ることができる。この相互接続は、以前に解読さ
れた命令の実行中に当該データ処理システムの機
能を修正するべく、命令レジスタの所望のフイー
ルドへ情報をゲートすることができる。
タとデータ流との間に転送路を設けることによ
り、該データ処理システムの融通性を一層増進す
ることができる。この相互接続は、以前に解読さ
れた命令の実行中に当該データ処理システムの機
能を修正するべく、命令レジスタの所望のフイー
ルドへ情報をゲートすることができる。
第１図は代表的なプログラム記憶式データ処理
システムの中央処理ユニツトに設けられた命令レ
ジスタと他の機能ユニツトとの関係を示すブロツ
ク図、第２図は本発明の転送路を包含するデータ
処理システム中の命令レジスタとデータ流レジス
タとの関係を示すブロツク図である。 １０……主記憶、１１……命令ユニツト、１２
……実行ユニツト、１３……命令レジスタ、１
６，３０……制御機構、１８……作業レジスタ、
２８……オペレーシヨン・レジスタ、４０……デ
ータ流レジスタ、４２，４３……入力ゲート。
システムの中央処理ユニツトに設けられた命令レ
ジスタと他の機能ユニツトとの関係を示すブロツ
ク図、第２図は本発明の転送路を包含するデータ
処理システム中の命令レジスタとデータ流レジス
タとの関係を示すブロツク図である。 １０……主記憶、１１……命令ユニツト、１２
……実行ユニツト、１３……命令レジスタ、１
６，３０……制御機構、１８……作業レジスタ、
２８……オペレーシヨン・レジスタ、４０……デ
ータ流レジスタ、４２，４３……入力ゲート。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも第１フイールドと、命令コードを
含む第２フイールドとを有するプログラム命令を
プログラム記憶装置から受取り且つ受取つたプロ
グラム命令を保持する命令レジスタと、 データ流レジスタと、 入力をこのデータ流レジスタに接続させ且つ出
力を前記命令レジスタに接続させた入力ゲート手
段と、 入力を前記命令レジスタの第１フイールドに接
続させ且つ出力を上記データ流レジスタに接続さ
せた出力ゲート手段と、 前記第２フイールドにより特定された操作に応
じて中央処理装置を制御する手段であつて、前記
入力ゲート手段に接続されて前記データ流レジス
タから前記命令レジスタへデータを選択的にゲー
トする入力制御手段と、前記出力ゲート手段に接
続されて前記命令レジスタの前記第１フイールド
から前記データ流レジスタへデータを選択的にゲ
ートする出力制御手段とを含むものとからなり、 前記プログラム命令の前記第１フイールドを前
記プログラム命令の所定位置に再配置できるよう
にしたデータ処理装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/250,812 US4441153A (en) | 1981-04-03 | 1981-04-03 | Instruction register content modification using plural input gates and a data flow register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166650A JPS57166650A (en) | 1982-10-14 |
| JPS62536B2 true JPS62536B2 (ja) | 1987-01-08 |
Family
ID=22949262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022189A Granted JPS57166650A (en) | 1981-04-03 | 1982-02-16 | Data processing system |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4441153A (ja) |
| EP (1) | EP0066670B1 (ja) |
| JP (1) | JPS57166650A (ja) |
| CA (1) | CA1169573A (ja) |
| DE (1) | DE3260807D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115571A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | ベクトルアクセス制御方式 |
| EP0228480B1 (de) * | 1985-12-30 | 1990-05-16 | Ibm Deutschland Gmbh | Verfahren und Einrichtung zur Analyse von Steuerprogrammen |
| JP2565495B2 (ja) * | 1986-08-27 | 1996-12-18 | 株式会社日立製作所 | デ−タ処理システム |
| US5925125A (en) * | 1993-06-24 | 1999-07-20 | International Business Machines Corporation | Apparatus and method for pre-verifying a computer instruction set to prevent the initiation of the execution of undefined instructions |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1524090B2 (de) * | 1966-04-30 | 1970-11-19 | Anker-Werke Ag, 4800 Bielefeld | Einrichtung zur Modifizierung eines Befehls im Befehlsregister einer elektronischen Datenverarbeitungsanlage |
| US3585599A (en) * | 1968-07-09 | 1971-06-15 | Ibm | Universal system service adapter |
| US4200927A (en) * | 1978-01-03 | 1980-04-29 | International Business Machines Corporation | Multi-instruction stream branch processing mechanism |
| US4262330A (en) * | 1978-10-23 | 1981-04-14 | International Business Machines Corporation | I-phase controls for a computer |
| US4338661A (en) * | 1979-05-21 | 1982-07-06 | Motorola, Inc. | Conditional branch unit for microprogrammed data processor |
| DE2937777C2 (de) * | 1979-09-19 | 1982-04-08 | Ibm Deutschland Gmbh, 7000 Stuttgart | Steuereinrichtung in einer elektronischen Datenverarbeitungsanlage zur Programmunterbrechung und für die Durchführung erzwungener Operationen |
| US4348724A (en) * | 1980-04-15 | 1982-09-07 | Honeywell Information Systems Inc. | Address pairing apparatus for a control store of a data processing system |
| US4373182A (en) * | 1980-08-19 | 1983-02-08 | Sperry Corporation | Indirect address computation circuit |
-
1981
- 1981-04-03 US US06/250,812 patent/US4441153A/en not_active Expired - Lifetime
-
1982
- 1982-02-16 JP JP57022189A patent/JPS57166650A/ja active Granted
- 1982-02-25 DE DE8282101423T patent/DE3260807D1/de not_active Expired
- 1982-02-25 EP EP82101423A patent/EP0066670B1/en not_active Expired
- 1982-03-05 CA CA000397732A patent/CA1169573A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0066670A3 (en) | 1983-04-13 |
| US4441153A (en) | 1984-04-03 |
| EP0066670A2 (en) | 1982-12-15 |
| EP0066670B1 (en) | 1984-09-26 |
| JPS57166650A (en) | 1982-10-14 |
| DE3260807D1 (en) | 1984-10-31 |
| CA1169573A (en) | 1984-06-19 |
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