JPS638489B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はマイクロ・プロセツサを用いたデータ
処理装置に関し、特にマイクロコード・アーキテ
クチヤを用いかつ独自のインターフエース手法を
用いて外部から与えられたマイクロコード命令に
応答可能な装置に関する。 データ処理装置は、一般的に、コンパクトな単
一基板型コンピユータから更に複雑な高性能のミ
ニ・コンピユータに至るシステム形態を提供する
ため開発されてきた。このようなシステムは、１
つのマイクロ命令、乃至はその適当なデータ・ス
トアから得た１つ以上の一連のマイクロ命令に対
するアクセスを行うようにマクロ命令が適当に復
号されるマイクロコード・アーキテクチヤを使用
する。 マイクロ命令にとつて必要なデータ記憶スペー
スを減らすため、また多数の「巾の広い」命令ワ
ードの処理を避けるため、マイクロコード・シス
テムにおいては、従来技術において公知の如く１
つのレベルのマイクロ・ストアと対照的な多重レ
ベル、多くの場合「２レベル」のマイクロコー
ド・ストア手法を使用してきた。従来技術の２レ
ベルのマイクロコード手法の能力を増加させるた
め使用される１つのこのような２レベルのマイク
ロ・システムにおいては、参考のため本文に引用
される米国のマサチユーセツツ州ウエストボーロ
市のData General社に譲渡された、1980年２月
11日Bernstein等により出願された米国特許出願
第120272号（特開昭56−153449号）「データ処理
システム」において記載されている。 この米国特許出願に記載されたシステムによれ
ば、マイクロ制御ストアは、「直交型」ストアと
して構成され、このストアにおいては第１の、即
ち「垂直型」のマイクロ制御ストアが、複数個の
第２の、即ち「水平」マイクロ命令を第２のレベ
ルの、即ち水平型マイクロ制御ストアから選定す
るための選択数の垂直マイクロ命令ビツトを含む
１つのフイールドと、前記の米国特許出願に記載
の如く、１つ以上の「修飾」フイールドと、ある
順序で次の（即ち、各連続する）垂直マイクロ命
令のアドレスを表わす順序付けフイールドとを有
する「巾の狭い」マイクロ命令ワード部分を提供
する。同出願において記載されるように、垂直マ
イクロ命令（マイクロコード）は、１つ以上の外
部のマイクロ制御装置のインターフエース装置を
介してCPUの常駐する垂直制御ROMから、また
は１つ以上を外部のマイクロ制御装置の何れかか
ら取出すことができる。この外部マイクロコード
は、一時に、時間多重化マイクロコード・バスを
用いる適当な時間多重化手法の使用により複数個
の外部マイクロ制御装置の１つから得ることがで
きる。 このようなシステムが適当なソフトウエアを使
用する外部のマイクロコード情報を提供するもの
であるが、例えば、このような外部マイクロコー
ド情報を提供する最も有効な方法についてはここ
に記載された発明を参照して記載される。従つ
て、CPU常駐マイクロコード情報と外部マイク
ロコード情報の両者の有効な使用を達成するため
には、本発明はある外部のマイクロコード装置か
らの外部マイクロコード情報の転送を最も有効な
制御を許容する適当なインターフエース論理回路
を提供するものである。本発明はこのような多重
レベルのマイクロコードシステムに適用可能であ
るが、その用途はこれにとどまらず、その原理は
また単一レベルシステムに対しても適合可能であ
る。 本発明によれば独特なマイクロ制御インターフ
エース装置が使用され、この場合例えば、本シス
テムに対してソフトウエアにより与えられた各マ
クロ命令はCPU常駐マイクロコード制御装置と
マイクロコード・インターフエース装置の両者に
より同時に復号されるのである。マクロ命令にお
ける命令コード（OPコード）の小セツトは、ど
のタイプのマイクロコード制御装置（即ち、外部
マイクロコード装置、または内部の、即ちCPU
常駐装置）が所要のマイクロ命令または一連のマ
イクロ命令の生成のため復号操作を行うために要
求されるかを識別する。もしOPコードが外部と
内部の両方のマイクロコード制御装置が復号操作
の実施が可能である情況を識別するならば、選択
された外部装置により適当な論理回路が提供さ
れ、その結果外部のマイクロコード制御装置は
CPU常駐制御装置をオーバーライド可能であり、
所要の復号操作を提供することができる。 外部のマイクロ制御インターフエース装置は、
CPU常駐制御論理装置により実施される論理操
作に対する必要なしに外部のインターフエース装
置自体の内部でその一連の連続するマイクロ命令
の連続アドレスを判定する論理能力を有する。 外部マイクロ制御インターフエース装置はま
た、外部装置からCPUへのマイクロ命令の転送
をモニターし、かつCPUによるその実行をモニ
ターするための独自の論理装置を有し、このため
如何なる時点においても、外部のマイクロ制御装
置は、転送されたマイクロ命令数とCPUにより
実行されたマイクロ命令数との間の差異を追跡
し、従つて、未だ実行されなかつた転送済みのマ
イクロ命令数を追跡するものである。 本発明の外部マイクロ・コントローラ・インタ
ーフエース装置を使用するシステム全体が第１図
において示されるが、これにおいて中央処理装置
即ちCPU１０として示されるマイクロ・プロセ
ツサ装置は適当なシステム・バス１１を介して記
憶装置１２と、１つ以上のシステム入出力（Ｉ／
Ｏ）装置１７と、それぞれ別のＩ／Ｏバス装置１
５，１５Ａを介してＩ／Ｏ装置をインターフエー
ス装置１４，１４Ａと、１つ以上の外部マイク
ロ・コントローラ（XMC）インターフエース装
置１３と接続されている。このシステムのある特
定の実施態様においては、例えば、システム・バ
ス１１は16ビツトの並列システム・バスの形態の
ものでよく、外部マイクロ・コントローラ装置か
らの16ビツトのマイクロコード入力は中間の８ビ
ツト・バス１３Ａおよび８ビツト・マイクロコー
ド・バス１６を介して時間的多重化状態でCPU
に対して送出することができる。更に別の16ビツ
トの中間システム・バス１１Ａは図示の如く主シ
ステム・バス１１から外部マイクロ・コントロー
ラ装置１３に対して設けられている。 第１図のシステムについては、前掲の
Bernstein等の米国特許出願において記載されて
おり、CPUの特定の作用およびメモリーおよび
種々のＩ／Ｏ装置とバスとのその作動上の関係に
ついてはこの特許出願において詳細に記載されて
いる。このような詳細な作用のこれ以上の説明は
本発明の説明には不必要であり、従つて、全シス
テムの作用および前述の如き用途についての理解
のため以前に出願した米国特許出願を参照された
く、この米国特許出願は参照の目的のため本文に
引用される。便宜のため、本発明については、前
述の如くこれに限定されるものではないが、多重
レベル・マイクロコードシステムにおいて使用さ
れる如くに説明される。 多重レベル（例えば、２レベル）のマイクロコ
ード・アーキテクチヤ（前掲の用途における如
き）を用い、かつ第１図のシステムにおける如く
外部マイクロコード情報の提供を行なうシステム
においては、この情報は同図の装置１３により示
された如き１個以上の適当なインターフエース装
置を介して与えられなければならない。外部マイ
クロコード操作が実施可能な従来技術のシステム
においては、CPUは通常は、内部のマイクロコ
ード・アーキテクチヤによるか、あるいは外部マ
イクロコード・アーキテクチヤによる復号操作を
必要とするものとして復号されるマクロ命令を識
別するためソフトウエアに応答する適当な論理装
置を必要とする。一旦CPUが外部マイクロコー
ド復号手順を必要とするものとしてマクロ命令を
識別すると、マイクロコード・バスを介して最初
のマイクロ命令を与えるようにこの時マクロ命令
を復号する所定の外部マイクロコントローラ装置
に対してマクロ命令を与える。 このような従来の多くのシステムにおいては、
一旦最初のマイクロ命令が外部のマイクロコード
装置からCPUに与えられると、このCPUはそれ
自体の内部の順序付け論理装置とマイクロコード
制御ストアを用いて復号されたマクロ命令により
要求される特定のシーケンスのその後のマイクロ
命令を与える。従つて、マクロ命令復号プロセス
ならびにシーケンスにおいて要求されるその後の
各マイクロ命令のアドレスを判定するプロセスの
制御は有効にCPUに存在するのである。 対照的に、本発明の外部マイクロ制御インター
フエース装置はそれ自体完全に外部マイクロ・コ
ントローラ装置に存在するマクロ命令の復号およ
びマイクロ命令の順序付けの制御を可能にして、
前述のタイプの２レベルのマイクロコード・シス
テムの如きCPUにおいて従来用いられてきた命
令のレジスタの「パイプ・ライン化」プロセスの
更に有効な使用をもたらす。 第２図は、第１図に示されたXMC装置１３の
各々において使用される形態を有する一例の外部
マイクロコントローラのインターフエース
（XMC）装置１３を示している。このような装置
例においては、マクロ命令はCPUの制御下で中
間システム・バス１１Ａを介して与えられ、この
マクロ命令は図示の如き適当な16ビツト・ワード
により規定される。 このマクロ命令は、パイプ・ライン化方式にお
いて、この命令を復号／マトリツクス装置２１に
対して与えるXMC命令レジスタ２０に対して与
えられるが、前記復号／マトリツクス装置は前記
マクロ命令の適当な復号を行なう適当な命令プロ
グラム・ロジツク・アレー（IPLA）を用いて最
初のマイクロ命令を生じる。例えば、このような
復号は、前掲の米国特許出願において開示された
CPU常駐復号制御PLA装置に関連して論述した
ものと同じ性格のものである。初期のマイクロ命
令は、水平アドレス・ビツト・フイールド
（ADRH）および２個の垂直修飾フイールドＶ
１，Ｖ２を含み、６ビツトの水平アドレスおよび
４ビツトの垂直修飾子の各々はXMCバス１６と
中間バス１３Ａを経て適当なマルチプレクサとバ
ツフア装置２２を介してCPUに対して与えられ
る。このマルチプレクサ装置はその出力側に示さ
れた如き２つの８ビツトのバイトの一部の如きフ
イールドを提供する。前記IPLA復号装置２１は
また、次のアドレスROM装置２３を介してマル
チプレクサ・バツフア装置２２に対して２ビツト
の「初期の次アドレス・モード」（INAM）信号
を与え、このため合計16ビツト（ADRH，Ｖ１，
Ｖ２およびINAM）がマルチプレクサおよびバ
ツフア装置２２を介して初期のマイクロ命令に対
するバス１３Ａに与えられる。 前記IPLA復号／マトリツクス装置２１はま
た、10ビツトの次のアドレス・モード（NEXT）
フイールドと、10ビツトの初期アドレス制御
（IADRC）フイールドとをXMCシーケンス論理
装置２４に対して与えるが、その構成および作用
については第３図に関して詳細に説明する。 次に、シーケンス装置２４は、以下に論述する
如く、制御プログラム論理アレー復号（CPLA）
マトリツクス装置２５を介して一連の水平アドレ
ス・フイールドおよび垂直修飾フイールドの提供
を制御するが、この一連の水平アドレスおよび垂
直修飾子の各々は、前記IPLA復号／マトリツク
ス装置２１から直接初期アドレスおよび修飾子の
前記CPUに対する以前の付与に続いて、順次マ
ルチプレクサ／バツフア装置２２を介してCPU
に対して適当に当えられる。１つのシーケンスの
間、次のアドレスがシーケンス論理装置２４に対
してタスク指名レジスタ２６を介してマイクロ・
コントローラ装置１３に対する外部のソースから
与えられることが可能であり、このようなアドレ
スはシステム・バス１１を介して外部のマイクロ
コントローラ装置１３に対して送出され、適当な
タスク制御論理装置２７の制御下でXMCバス１
１Ａを連結する。適当なタインミング論理装置２
８は、外部マイクロ制御装置１３の各構成要素に
対して適当なタインミング制御信号を与えるため
に使用される。 第３図は、更に詳細に、外部のマイクロコント
ローラ（XMC）のシーケンス論理装置２４の諸
要素を示している。同図において判るように、適
当なマルチプレクサ３０がプログラム・カウンタ
３１に対してアドレス入力を与え、この入力は
IPLA復号装置２１（IADRCフイールド）、
CPLAマトリツクス装置２５（ADRCフイール
ド）またはタスク指名レジスタ２６（DREGフイ
ールド）の何れかから選択される。あるいはま
た、このアドレスは後入れ／先出し（LIFO）記
憶スタツク３２からフイードバツク入力としてプ
ログラム・カウンタ３１に対して与えることがで
きる。マルチプレクサ装置に対する適当な制御信
号ADECはIPLA制御論理装置２９から与えられ
る（第２図参照）。 マクロ命令の復号の要求が第１図のCPUによ
り発せられる時、各命令はその内部においてこの
ようなマクロ命令が内部の即ちプロセツサ１０の
CPU常駐復号装置、または外部のマイクロコン
トローラ装置１３により復号されるかどうかを判
定する情報を含んでいる。このため、各マクロ命
令は、これがプロセツサの内部復号装置または特
定のマイクロコントローラのインターフエース装
置の復号装置の何れかによつてのみ復号可能であ
る独自のビツト・パターンを有するように構成さ
れる。第２図および第３図に示される如き特定の
外部マイクロコントローラ装置がそれ自体による
復号を要求するものとして命令レジスタ・パイ
プ・ラインからのビツト・パターンを認識する場
合には、IPLA復号／マトリツクス装置２１が
IPLA制御論理装置２９に与えられる単一のビツ
トMYINS（「自分の命令」）を存在させることに
よりこのような認識を表示して、プロセツサに対
して与えられるACK（「確認」）信号の存在を惹起
する。このACK信号は、復号（適当なREQ（「要
求」）信号の前の存在）のため要求されたマクロ
命令がこの特定のマイクロコントローラ装置によ
り復号されることを示す。 ある特定のマイクロ・コントローラ・インター
フエース装置１３とプロセツサのCPU常駐復号
装置の双方がマクロ命令ビツト・パターンの復号
が可能であるものとして認識するならば、仮に
CPU常駐プロセツサ復号装置がこのようなマク
ロ命令を復号し得ても、マイクロコントローラの
インターフエース装置からの確認（ACK）信号
が常に外部マイクロコードの復号を要求するもの
として中央処理装置により解釈される。従つて、
外部装置による復号が有勢となる。このような操
作は「外部のマイクロコード・オーバーライド」
と呼ばれる。もしACK信号が外部のマイクロコ
ントローラ装置から存在させられなければ、マク
ロ命令の復号操作の実施のための前述の
Bernstein等の特許の応用において論述される如
く、プロセツサはそれ自体の内部マクロコード復
号装置を使用する。 更に、信号MYINSの存在は、適当な「３状態
可能」（TSE）信号の存在と共に、マルチプレク
サ／バツフア・レジスタ２２の作用を制御するた
めIPLA制御論理装置２９からの「３状態」（TS）
信号を生成することになる。各外部マイクロコン
トローラ装置１３においては、問題の特定のマイ
クロコントローラ装置１３が復号操作のため選択
されたことを示すためIPLA復号／マトリツクス
装置２１によりMYINS信号が存在させられなけ
れば、信号TSは存在しない。従つて、XMCバス
１６は一時に唯１つの外部マイクロコントローラ
装置によつてしか駆動できず、その結果もし多重
外部ユニツトが同時に駆動しようとするならば生
じる恐れのあるバス過熱問題が避けられる。 一旦信号MYINSが存在したならば、IPLA制
御論理装置２９は適当な復号制御信号（ADEC）
を生じ、これは作用において、入力するマクロ命
令の適当な復号が進行することを許容するため、
外部マイクロコントローラ装置の作用に対する基
本的な初期信号を表わしている。 このマクロ命令は、16ビツトのマクロ命令ワー
ドと、そのための16判定ビツトからなる32ビツト
を命令レジスタ・パイプ・ライン・システム２０
を介して受取るIPLA復号／マトリツクス装置２
１によつて最初復号されるが、パイプ・ライン方
式で入力する情報を処理するためのこのようなシ
ステムは当技術においては公知である。この時復
号されたマクロ命令ワードは、複数個の記憶され
たマイクロ命令ワードを含むIPLA記憶マトリツ
クスからの復号されたアドレスにおける適正な初
期マイクロ命令ワードを選定する。このIPLAマ
トリツクスからの初期のマイクロ命令ワードは下
記の如きフイールドからなる。即ち、 初期マイクロ命令ワード・フイールド 明らかなように、マイクロ命令ワードは38ビツ
ト巾を有し、８つのフイールドを含む。フイール
ドADRH，Ｖ１およびＶ２は、CPU常駐復号装
置により復号される初期マイクロ命令の水平アド
レスおよび垂直修飾フイールドに関して、前述の
Bernstein等の米国特許出願において記載された
ものと作用的に同じものである。このようなフイ
ールドは、前掲の特許出願において論述した方法
においてそれぞれ水平復号装置および垂直修飾装
置に対して適当に与えられる。ビツトMYINSに
ついては既に論議した。 フイールドDECは、マイクロ命令のシーケン
スにおける次のアドレスに関してどの操作モード
が使用されるかを示すに過ぎない。マトリツクス
IPLAから得た初期マイクロ命令の場合には、ビ
ツトDECは、次の操作モードがそのシーケンス
の次のマイクロ命令の復号を要求するか、または
新たなマクロ命令に対する呼出しを要求するか
（例えば、もしその時のシーケンスに単一のマイ
クロ命令しかないならば）を示す。CHAM
ROM３８（第３図参照）からのDECビツトおよ
び４つのCNAMビツトが次のアドレス論理装置
２３を介してNAMビツトを生成し、これらが
CPUに送出されて、各フイールドADRH，Ｖ１
およびＶ２がCPUに対して以下に論議する４つ
の操作を表示する。IADRCフイールドは、
CPLAマトリツクス装置２５に記憶されたマイク
ロ命令の内の１つ（例えば、一実施例において
は、1024個のマイクロ命令の内の１つ）のアドレ
スを提供する。選択されたマイクロ命令は、以下
に述べるように、次のアドレス・モード
（NAM）フイールドまたは次のアドレス・モー
ド拡張（CNAMX）フイールドの解釈に従つて、
その時のマイクロ命令の実行に続いて次に実行さ
れるか、或いはそうではないかの何れかである。 フイールドCNAMXは、複数個の適当なフラ
ツグ（フラツグＡ、フラツグＢまたはフラツグ
Ｃ）を下表に従つてそれらの初期状態に設定す
る。即ち、 NOP FLAGA＝FLAGB＝FLAGC＝０ SET AFLAGA＝１、FLAGB＝FLAGC＝０ SET BFLAGB＝１、FLAGA＝FLAGC＝０ SET CFLAGC＝１、FLAGA＝FLAGB＝０ 次のアドレス・モード（NAM）フイールド
は、外部マイクロコントローラの順序付け操作が
シーケンスの次のマイクロ命令の取出しおよび実
行を続行するか、または前記NAMフイールドが
真の反復条件（TREPT）または偽の反復条件
（FREPT）のいずれを示すかに従つて、その時
実行中のマイクロ命令における同じ垂直修飾子を
再実行し続けるかを表示する。このNAMフイー
ルドは更に、復号操作が、前掲のBernstrein等の
特許出願において論議された如く、プロセツサの
垂直シーケンス装置に関して論述されたように行
なわれるかどうかについて判定する。前記NAM
フイールド条件は下記の如く要約される。即ち、 NEXT マイクロコードNo. 取出しおよび実行
の継続 TREPT もしSKIP＝１ならば、垂直シーケン
スの再実行。さもなくば、NEXT FREPT もしSKIP＝０ならば、垂直シーケン
スの再実行。さもなくば、NEXT DECODE CPU常駐垂直シーケンサにおけると
同様 NEXTフイールドは、CPLAにおけるマイク
ロ命令の１つのアドレスを指示する。このポイン
タは、CNAMマイクロ指令CALLが必要とする
その時のプログラム・カウンタの内容｛即ち、第
３図における（CPC＋１）｝に続く制御プログラ
ム・カウンタの値を提供する。IPLA復号／マト
リツクス装置２１が制御プログラム・カウンタに
よりアドレス指定されないため（その代り、この
制御プログラム・カウンタを初期化するのは
IPLAである）前記値（CPC＋１）は、さもなけ
れば、NEXTフイールドがなければ得ることが
できない。このように、作用においてはNEXT
フイールドがスタツク（第３図）への戻りをプツ
シユし、その結果システムはサブ・ルーチンが実
行された後どこに戻るかを知るのである。 一旦初期マイクロ命令が復号され、NAMフイ
ールドが次のマイクロ命令が取出されて実行され
たことを表示するならば、次のマイクロ命令、お
よびそのシーケンスの後続のものが１つずつ、選
定された内部のアドレスにおけるマイクロ命令を
選定するCPLAマトリツクス装置２５によつて与
えられる。選定されたマイクロ命令は、出力マト
リツクス／バツフア装置２２に対して、次いで外
部のマイクロコード・バス１６に対してADRH，
Ｖ１およびＶ２フイールドを与える。CPLAマト
リツクス装置２５から得られるマイクロ命令に対
する全フイールド表示は下記の如くである。即
ち、 CPLAマイクロ命令ワード・フイールド 31ビツトのCPLAマイクロ命令のADRH，Ｖ
１およびＶ２フイールドは、IPLAマイクロ命令
ワードに関して前に論述した如くであり、水平ア
ドレスおよび垂直修飾フイールドをマイクロコー
ドバス１６を介してプロセツサに対して与える。
ADRCフイールドは、CPLAマトリツクス装置２
５におけるマイクロ命令の１つのアドレスを提供
する。このようなマイクロ命令は、CNAMおよ
びCNAMXフイールドの解釈に従つて次に実行
されあるいは実行されず、ADRCフイールドは
新たな制御プロセツサ・カウンタ（PC）の値の
判定において使用されるべき無条件および条件付
き分岐アドレスの双方を指定する。 CNAMフイールドは、下記の14のコーデイン
グの１つを指定する４ビツトのフイールドであ
る。即ち、 JUMP CPC＝ADRC RLNEXT DREG＝ADRC、CPC＝CPC＋１ TREPT JUMP FREP JUMP DECODE XMCマイクロコードのCPUへの送出
を停止せよ。 CALL （CPC＋１）をサブルーチン・スタツク
にプツシユし、次にJUMPせよ。 RTRN サブルーチン・スタツクをCPCに対し
てポツプせよ。 TJUMP もしCOND＝１ならば、次にJUMPせ
よ。さもなくば、CPC＝CPC＋１ FJUMP もしCOND＝０ならば、次にJUMPせ
よ。さもなくば、CPC＝CPC＋１ TCALL もしCOND＝１ならば、次にCALLせ
よ。さもなくば、CPC＝CPC＋１ FCALL もしCOND＝０ならば、次にCALLせ
よ。さもなくば、CPC＝CPC＋１ TRTRN もしCOND＝１ならば、次にRTRN
せよ。さもなくば、JUMPせよ。 FRTRN もしCOND＝０ならば、次にRTRN
せよ。さもなくばJUMPせよ。 RJUMP CPC＝CREG 第１の７つのコーデイングは無条件であるが、
残りは条件付きであり、この条件は以下に論述す
るCNAMXフイールドにより指定される。図示
の特定の実施態様においては、サブルーチン・ス
タツク（第３図に示す）が４つの深さ（STACK
０〜３）であり、そのため４つの入れ子になつた
サブルーチン呼出ししか可能でない。DREGは、
第２図に示されたタスク指名レジスタ２６を指
す。 CNAMXフイールドは、下記の如き無条件お
よび条件付きの両モードに対して８つのコーデイ
ングを有する。即ち、 無条件 NOP ノーオペレーシヨン CLRX FLAG Ａ＝０、FLAG Ｂ＝０、
FLAG Ｃ＝０ SET Ａ FLAG Ａ＝１ SET Ｂ FLAG Ｂ＝１ SET Ｃ FLAG Ｃ＝１ CLRA FLAG Ａ＝０ CLRB FLAG Ｂ＝０ CLRC FLAG Ｃ＝０ 条件付き WAIT ０ COND＝SKIP WAIT １ COND＝SKIP WAIT ２ COND＝SKIP WAIT ３ COND＝SKIP FLAG Ａ COND＝FLAG Ａ FLAG Ｂ COND＝FLAG Ｂ FLAG Ｃ COND＝FLAG Ｃ 条件付きモードにおいては、待機（WAIT０
〜WAIT３）がXMCによるSMCマイクロ命令取
出し、CPUによるXMCマイクロ命令取出し、
CPUによるターゲツト水平の実行、XMC装置に
よるSKIPの受取り、またはタスク指令レジスタ
２６の外部ローデイング間の遅延のため必要とな
る。フラツグが指定される時待機は必要でない
が、これはフラツグがXMC装置により構成され
て即時使用可能となるためである。 HTBEC（実行されるべき水平方向の）カウン
タ３７は、CPUに対して送られても未だ実行さ
れなかつたマイクロ命令数を示す。HTBECカウ
ンタは、ACK信号により増進され、HOREX信
号により減退され、ADEC信号によりクリアされ
る。その内容は、フラツグ／条件ロジツク３６に
おけるCNAMX ROM３５からのWAIT信号と
比較されて信号SKIPが問題のマイクロ命令につ
いて戻されることを確認する（第４図のタイミン
グ図に間して更に詳細に以下に説明するように）。
フラツグ／条件ロジツク３６は、前述の比較が適
当なSKIP信号が受取られたことを示すまでプロ
グラム・カウンタ３１を保持するため信号
HOLDを存在させる。特定の問題となるマイク
ロ命令に対する信号HOREXがあるサイクルの位
相において受取られる時、このマイクロ命令に
対する信号SKIPが次のサイクルの位相におい
て戻される。 第１図乃至第３図に示されたシステムの作動に
ついて理解するため、第４図および以下に示すチ
ヤートに示される例示的な信号タインミング図
に関して示される如くこれにより実施される諸操
作の典型的なシーケンスを説明することが役立と
う。第４図は例示的な操作の間存在する種々のキ
ー信号を示し（第２図および第３図に示される）、
チヤートは例示的な諸操作において実施される
ステツプのシーケンスを示している。

【表】 ら取出された
各CLOCKサイクルが２つの位相（および
）を有し、15サイクルのシーケンスを事例に示
す。最初に、図示の事例において、CPUはサイ
クルの位相の間MACR信号（「マクロコー
ド」要求）を存在させることによりマイクロコー
ド復号操作を要求し、その直後にサイクル２の位
相の間MICR信号（「マイクロコード」要求）
が続く。もしこのマイクロコードが特定の外部マ
イクロコントローラ装置により取扱い可能であれ
ば、この装置はマクロ命令を復号してそのACK
信号を存在させ、XMCバスにおいて最初のマイ
クロ命令を生成するように復号操作の実施を示
す。第４図に示すように、このマイクロ命令は、
前述の如くサイクル２の位相にACK信号を存
在させることによりその復号を確認する間、サイ
クル２の位相およびサイクル３の位相におけ
るＣバスに示され２つの部分Ａ１およびＡ２にお
けるバス上におかれる。 チヤートにおいて判るように、このようなマ
イクロ命令はテスト命令であり、IPLA復号／マ
トリツクス装置２１から取出される。もしDEC
フイールドが新たなマクロ命令の復号が要求され
ること（例えば、その時復号されたマクロ命令が
唯１つのマイクロ命令しか含まなかつた時の如
く）を示さなければ、次のマイクロ命令Ｂが
CPLAマトリツクス装置２５から取出される。マ
イクロ命令Ａ１，Ａ２がXMCバス上を実行のた
めCPUに対して送られるが、その間HTBECカウ
ンタは「１」だけ増進させられてマクロ命令が実
行のためCPUに対して送られるが未だ実行され
なかつたことを示す。 次のマイクロ命令ＢがCPLAから取出された
時、サイクル３の位相において確認されて
CPUに対して送られ、HTBECカウンタは再びサ
イクル４の位相において「２」に（１だけ）増
進させられるのである。 次のマイクロ命令Ｃはこの時CPLAから取出さ
れてCPUに対して送られる。この操作は通常
HTBECを「３」に増進させられるが、この時ま
でに、第１のマイクロ命令Ａが実行され、CPU
からのHOREX信号（水平モード実行）の存在が
HTBECカウンタを１だけ減退させてこれを
「２」の状態に維持する。 CNAMX ROM３５は、次のマイクロ命令を
取出すことができる前の時点の実行を制御する。
このように、マイクロ命令Ｃの間、CNAMX
ROMはWAITの値１を存在させ（チヤート参
照）、この状態がHTBECおよびACK信号のカウ
ントと共に、プログラム・カウンタがその時の状
態に保持されるかどうか（即ち、信号HOLDが
存在するかどうか、第３図参照）を判定する。も
しマイクロコードがその時送られつつある
（ACKが存在する）ならば、プログラム・カウン
タは、もしWAIT値プラスHTBECのカウントが
３と等しいか、あるいはこれよりも大きければ、
その時の状態に保持される。もしマイクロコード
がその時送られない（ACKが存在しない）なら
ば、プログラム・カウンタが、もしWAIT値お
よびHTBEECのカウントが３より大きければ、
その時の状態に保持される。チヤートおよび第
４図の事例においては、サイクル４の位相の間
WAIT値およびHTBECのカウントの和が３と等
しく、ACKが存在し、そのためプログラム・カ
ウンタがその時の状態に保持されるのである。サ
イクル５の位相の間、ACKが存在せず、かか
る和が３より大きくなければ、プログラム・カウ
ンタはマイクロ命令Ｃからマイクロ命令Ｄに変化
することを許容される。 マイクロ命令Ｃによれば、マイクロ命令Ａにお
いて行なわれるテストは、このマイクロコードが
直接マイクロ命令Ｊに飛越しを行なうかどうか
（テストが「偽」である時）、または次の順次のマ
イクロ命令Ｄが使用されるかどうか（テストが
「真」である時）を判定する。図示の特定の事例
においては、信号SKIPがテストの状態を規定し
（ハイの時信号SKIPが「真」となり、ローの時
「偽」となる）、また図示の如く、マイクロ命令Ｃ
に対してはハイ（真）となる。従つて、操作のシ
ーケンスはそのシーケンスの次のマイクロ命令Ｄ
まで進行する。 この時マイクロ命令Ｄは前記の１サイクルの遅
れの後に取出され、この時マイクロ命令Ｂが実行
されて、その結果CPUからの信号HOREXの存
在がHTBECを「１」に減退させるのである。 マイクロ命令ＤはWAIT３信号を信じ、
WAITの値とHTBECカウントの和はサイクル９
の位相の間３より大きく、そのためプログラ
ム・カウンタはサイクル９の間その時の状態に保
持され、信号HOLDは３サイクルの遅れを生じ
てマイクロ命令Ｄにおいてテストを行なうことを
許容する。このテストは、マイクロプログラムが
マイクロ命令Ｗ（SKIPは偽）に飛越しを行なう
か、あるいは次の順次のマイクロ命令Ｅが使用の
ため取出される（SKIPが真）かどうかを判定す
る。図示した特定の実施例においては、３サイク
ルの待ちの終りのテスト（SKIP信号）が偽であ
ることが示され（SKIPがロー）、その結果マイク
ロ命令Ｗに対する分岐が行われる。その間
HTBECが零に減退させられてマイクロ命令Ｄの
実行を反映する。この時諸操作のシーケンスが図
示の如くマイクロ命令Ｗ，Ｘ，Ｙ，Ｚ……に進
む。 前述の如く、前記マイクロ命令は、タインミン
グ・サイクルの個々の位相の間、２つの８ビツ
ト・バイト（例えば、マイクロ命令Ａに対するＡ
１およびＡ２）におけるXMCバスにおいて送ら
れる。初期マイクロ命令ＡがIPLA装置２１から
得られるが、その後の全てのマイクロ命令は
SPLA装置２５から得られる。HTBECカウンタ
は、常に、XMC装置からプロセツサに対して送
出されたマイクロ命令数と、プロセツサによりこ
れから実行されるマイクロ命令数を示す。 本文の記述は本発明の特定の実施態様の形態お
よび作用について論述したが、本発明の主旨およ
び範囲内にあるその変更例は当業修にとつては明
らかであろう。従つて、本発明は頭書の特許請求
の範囲に記載することを除き、本文中に記載の特
定の実施態様に限定されるべきものではない。

【図面の簡単な説明】

第１図は本発明を実施するシステム全体を示す
全体的ブロツク図、第２図は第１図のシステムに
おいて使用される如き外部マイクロ制御装置のイ
ンターフエース装置の実施例を示す更に詳細なブ
ロツク図、第３図は第２図の外部のマイクロ制御
装置のインターフエース装置において使用される
使用される順序付け論理装置の実施例を示す更に
詳細なブロツク図、および第４図は本発明の外部
マイクロ制御装置のインターフエース装置の例示
的な操作順序の理解に役立つタインミング図であ
る。 １０……CPU、１１，１１Ａ……システム・
バス、１２……記憶装置、１３……マイクロコン
トローラ（XMC）インターフエース装置、１３
Ａ，１６……バス、１４，１４Ａ，１５，１５
Ａ，１７……入出力（Ｌ／Ｏ）装置、２０……
XMC命令レジスタ、２１……復号／マトリツク
ス装置、２２……マルチプレクサ兼バツフア、２
３……アドレスROM装置、２４……シーケンス
装置、２５……制御プログラム・ロジツクアレー
復号（CPLA）マトリツクス装置、２６……タス
ク指名レジスタ、２７……タスク指名制御ロジツ
ク、２８……タインミング・ロジツク、２９……
IPLA制御論理装置、３０……マルチプレクサ、
３１……プログラム・カウンタ、３２……後入
れ／先出しメモリー・スタツク、３５……
CNAMX ROM、３６……フラツグ／条件ロジ
ツク、３７……HTBECカウンタ。

Claims (1)

1. 【特許請求の範囲】 １ マクロ命令に応答して該マクロ命令を復号
   し、１つ以上の一連のマイクロ命令を生成する装
   置と前記マイクロ命令に応答して前記マイクロ命
   令を実行し、１つ以上のデータ処理操作を行う処
   理論理装置とを設けた中央処理装置、を備えたデ
   ータ処理装置であつて、 前記データ処理装置は更に１つ以上の外部マイ
   クロコード制御装置を設け、前記外部マイクロコ
   ード制御装置の各々は、 ａ 前記中央処理装置から受取つたマクロ命令に
   応答して前記マクロ命令を復号し、１つ以上の
   一連のマイクロ命令を生成する装置と、 ｂ 前記の１つ以上のマイクロ命令を前記中央処
   理装置により実行するため該中央処理装置に対
   して送出する装置と、 ｃ マクロ命令が、前記外部マイクロコード制御
   装置の選定された１つにより復号されるべきも
   のであるか、あるいは前記中央処理装置により
   復号されるべきものであるかを判定する装置と
   を設けることを特徴とするデータ処理装置。 ２ 前記外部マイクロコード制御装置が、 前記マクロ命令が前記選定された外部マイクロ
   コード制御装置により、あるいは前記中央処理装
   置により復号可能である時、マクロ命令が選定さ
   れた外部マイクロコード制御装置によつてのみ復
   号されるべきことを確保する装置を含むことを特
   徴とする特許請求の範囲第１項記載のデータ処理
   装置。 ３ 前記各外部マイクロコード制御装置が、 マクロ命令に応答して該マクロ命令を復号し、
   初期マイクロ命令を生成する初期マクロ命令復号
   装置と、 前記初期マイクロ命令の第１の選定されたフイ
   ールドを前記中央処理装置による実行のため該中
   央処理装置に対して送出する装置と、 前記初期マイクロ命令の他の選定されたフイー
   ルドに応答して１つ以上の一連のマイクロ命令を
   提供する別の復号装置と、 前記の一連のマイクロ命令の第１の選定された
   フイールドを前記中央処理装置による実行のため
   該中央処理装置に対して送出する装置とを含むこ
   とを特徴とする特許請求の範囲第１項または第２
   項記載のデータ処理装置。 ４ 前記各外部マイクロコード制御装置が、前記
   中央処理装置に対して送出されるも、未だ前記中
   央処理装置により実行されなかつたマイクロ命令
   数を表示する装置を含むことを特徴とする特許請
   求の範囲第３項記載のデータ処理装置。 ５ 前記初期マイクロ命令の前記第１の選定され
   たフイールドが、 前記初期マイクロ命令の実行の際前記中央処理
   装置により使用される１つ以上の実行フイールド
   と、 前記外部マイクロコード制御装置から前記中央
   処理装置に対して送出された一連のマイクロ命令
   が継続されるべきか、あるいはそのときのマイク
   ロ命令の実行と同時に完了されるべきかを表示す
   る次のアドレス・モード・フイールドとを含むこ
   とを特徴とする特許請求の範囲第４項記載のデー
   タ処理装置。 ６ 前記外部マイクロコード制御装置が、 前記別の復号装置に対して一連のマイクロ命令
   の次の連続するマイクロ命令の１つのアドレスを
   与えるプログラム・カウンタと、 １つのサブルーチンの実行において使用するた
   め１つ以上のマイクロ命令を記憶するスタツク装
   置とを含み、 更に、前記初期マイクロ命令の他の選定された
   前記フイールドが、 前記プログラム・カウンタ装置に対して与える
   ためのアドレスを提供することが可能な第１のア
   ドレス・フイールドと、 前記プログラム・カウンタの増分された値を提
   供する前記スタツク装置におけるアドレスを識別
   するため前記別の復号装置におけるポインタ・ア
   ドレスを提供する第２のアドレス・フイールドと
   を含むことを特徴とする特許請求の範囲第５項記
   載のデータ処理装置。 ７ 前記外部マイクロコード制御装置が更に、前
   記プログラム・カウンタ装置に提供される外部的
   に生成されたアドレスの提供が可能な装置を含む
   ことを特徴とする特許請求の範囲第６項記載のデ
   ータ処理装置。 ８ 前記別の復号装置からの前記一連のマイクロ
   命令の第１の選定されたフイールドが、前記一連
   のマイクロ命令の実行の際前記中央処理装置によ
   り使用するため１つ以上の実行フイールドを含
   み、 前記一連のマイクロ命令の第１の選定されたフ
   イールドが、 前記プログラム・カウンタ装置に対して与える
   ためのアドレスを提供することが可能な第１のア
   ドレス・フイールドと、 前記初期マイクロ命令からの第１のアドレス・
   フイールド、または前記一連のマイクロ命令の１
   つからの第１のアドレス・フイールド、または前
   記外部で生成されたアドレスを前記プログラム・
   カウンタ装置に対して与えるため選定する手段と
   を含むことを特徴とする特許請求の範囲第７項記
   載のデータ処理装置。 ９ 前記一連のマイクロ命令の前記の他の選定さ
   れたフイールドが、 一連のマイクロ命令における次の一連のマイク
   ロ命令が前記中央処理装置により実行されるべき
   か、前記実行フイールドの一部が前記中央処理装
   置により再び実行されるべきか、或いは新たなマ
   クロ命令が前記データ処理装置により復号される
   べきかを判定する次のアドレス・モード・フイー
   ルドを含むことを特徴とする特許請求の範囲第８
   項記載のデータ処理装置。 １０ 前記一連のマイクロ命令の前記の他の選定
   されたフイールドが、 １つのマイクロ命令の実行サイクルがその通常
   の実行サイクルを越えて実行されるべきかを判定
   する制御フイールドを含むことを特徴とする特許
   請求の範囲第９項記載のデータ処理装置。 １１ 前記送出する装置が、前記の外部マイクロ
   コード制御装置と前記中央処理装置とを連結する
   バス装置と、前記外部マイクロコード制御装置に
   より生成されるマイクロ命令を前記中央処理装置
   に対して送出するため前記バス装置におくための
   駆動装置とを含み、 更に、前記各外部マイクロコード制御装置が、 前記外部マイクロコード制御装置が前記マイク
   ロ命令を提供し、かつ前記の１つ以上の一連のマ
   イクロ命令を提供するため選定された時のみそれ
   自体の駆動装置を付勢する装置を含むことを特徴
   とする特許請求の範囲第１項または第２項記載の
   データ処理装置。