JPS5947840A - 多重タイマ回路 - Google Patents
多重タイマ回路Info
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- JPS5947840A JPS5947840A JP15745482A JP15745482A JPS5947840A JP S5947840 A JPS5947840 A JP S5947840A JP 15745482 A JP15745482 A JP 15745482A JP 15745482 A JP15745482 A JP 15745482A JP S5947840 A JPS5947840 A JP S5947840A
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- JP
- Japan
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- circuit
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Links
- 238000012545 processing Methods 0.000 claims description 3
- 238000005259 measurement Methods 0.000 description 8
- 238000012360 testing method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 206010028980 Neoplasm Diseases 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル回路に係り、特にディジタルタイマ
に関するものである。
に関するものである。
従来タイマはコンデンサと抵抗を用い、その充放電時間
を利用するのが一般的である。しかし長時間タイマに於
ては、この方法ではコンデンーリ−のリーク等で正確な
値は得られず、基本りｒＪ 、７りを発生させ、それを
分周して正確な長時間夕・イマを構成していた。
を利用するのが一般的である。しかし長時間タイマに於
ては、この方法ではコンデンーリ−のリーク等で正確な
値は得られず、基本りｒＪ 、７りを発生させ、それを
分周して正確な長時間夕・イマを構成していた。
ここで、集積回路（以下Ｉ、Ｃと略す）の試験装置につ
いて考える。１つのＩＣの測定時間が長い場合多数の測
定用ＩＣソケノ）Ｑ用いて同時１ｔｌｌｌ ＞ｉ４する
のが常である。今、第１図のようなＩＣソケット１０に
１つづつにテストスタートスイッチがある測定装置を著
える。これはＩＣソクノｌｌＯに測定用ＩＣを差し込む
とその時点からそのＩＣについて測定するものである。
いて考える。１つのＩＣの測定時間が長い場合多数の測
定用ＩＣソケノ）Ｑ用いて同時１ｔｌｌｌ ＞ｉ４する
のが常である。今、第１図のようなＩＣソケット１０に
１つづつにテストスタートスイッチがある測定装置を著
える。これはＩＣソクノｌｌＯに測定用ＩＣを差し込む
とその時点からそのＩＣについて測定するものである。
もしＮ個のＩＣソケットがあるとする。最初にＩＣを差
し込んでテストスタートしたものがＮ個目のＩＣをテス
トする時にテストが終っているとすると、第１図の測定
装置のＩＣ１個のデストタイムはＩＣのハンドリングの
時間となり，（ＩＣ１個の測定時間が長いにもかかわら
ず）非常に短いものになる。
し込んでテストスタートしたものがＮ個目のＩＣをテス
トする時にテストが終っているとすると、第１図の測定
装置のＩＣ１個のデストタイムはＩＣのハンドリングの
時間となり，（ＩＣ１個の測定時間が長いにもかかわら
ず）非常に短いものになる。
この装置を実現させる為には、従来のものではＩＣソケ
ット１個に分周回路が１組必要になり、時間が増えるに
従って分周回路の段数が増え、ＩＣソクノ［・の段数が
増えると非常に大きなハードウェアが必要であった。
ット１個に分周回路が１組必要になり、時間が増えるに
従って分周回路の段数が増え、ＩＣソクノ［・の段数が
増えると非常に大きなハードウェアが必要であった。
本発明の目的は、少ないハードウェアで多重タイマを実
現させる事にある。
現させる事にある。
本発明によればパルス発生器Ａの出力ＣＬｉ（ｋカウン
タ回路Ｂのクロック人力ＣＬＩＨに接続し、カウンタ回
路Ｂの出力Ｃｏ１ｒ、比較回路Ｃの一方の人力ＣＩ及び
加減算回路Ｅの一方の入力ＡＩに接続し、前記加減１１
回路Ｅの他方の入力ＢＩと一定値を出力する為の時間設
定回路Ｆの出力Ｔｏを接続１．加減算回路の出力Σｏ’
ｃ記憶回路りのデータ人力ＤＩＮ に接続ｌ〜、記憶回
路りのデータ出力Ｄ ＯＵＴを前記比較回路Ｃの他方の
入力ＤＩに接続し、前記パルス発生器Ａの出力ＣＬＫ（
ｒさらに記憶回路Ｅへのアドレス出力及び人力機器から
の入力及び出力機器への出力を時分割で処理する為の時
分割１１ｉ制御回路Ｇの人力ＴＩＩＪに接続し、時分割
制御回路Ｇの出力’Ｌ’０１１１・全前記記憶回路Ｇの
アドレス入力Ａｔ）Ｉ）、人力選択回路Ｈのセレクト人
力ＳＣＴ及びデコーダ出力回路１のデコード入力ＤＣＴ
Ｋ接続し、入力選択回路■の出力Ｓｏを前記記憶回路
りのデータシＩ込み人力１ｗに接続し、前記比較回路Ｃ
の出力ＣＭｏｋデ：１−ダ出力回路■のデコーダ人力Ｄ
ＥＩに接続し、入ノ月幾器Ｊからの入力を入力選択回路
１■の人力ＳＩに１と続し、デコーダ出力回路Ｉの出力
Ｄ＋、：ｏ（ｉ：出力機器Ｋに４と続した回路を構成し
た多重タイマ回路が得られる。
タ回路Ｂのクロック人力ＣＬＩＨに接続し、カウンタ回
路Ｂの出力Ｃｏ１ｒ、比較回路Ｃの一方の人力ＣＩ及び
加減算回路Ｅの一方の入力ＡＩに接続し、前記加減１１
回路Ｅの他方の入力ＢＩと一定値を出力する為の時間設
定回路Ｆの出力Ｔｏを接続１．加減算回路の出力Σｏ’
ｃ記憶回路りのデータ人力ＤＩＮ に接続ｌ〜、記憶回
路りのデータ出力Ｄ ＯＵＴを前記比較回路Ｃの他方の
入力ＤＩに接続し、前記パルス発生器Ａの出力ＣＬＫ（
ｒさらに記憶回路Ｅへのアドレス出力及び人力機器から
の入力及び出力機器への出力を時分割で処理する為の時
分割１１ｉ制御回路Ｇの人力ＴＩＩＪに接続し、時分割
制御回路Ｇの出力’Ｌ’０１１１・全前記記憶回路Ｇの
アドレス入力Ａｔ）Ｉ）、人力選択回路Ｈのセレクト人
力ＳＣＴ及びデコーダ出力回路１のデコード入力ＤＣＴ
Ｋ接続し、入力選択回路■の出力Ｓｏを前記記憶回路
りのデータシＩ込み人力１ｗに接続し、前記比較回路Ｃ
の出力ＣＭｏｋデ：１−ダ出力回路■のデコーダ人力Ｄ
ＥＩに接続し、入ノ月幾器Ｊからの入力を入力選択回路
１■の人力ＳＩに１と続し、デコーダ出力回路Ｉの出力
Ｄ＋、：ｏ（ｉ：出力機器Ｋに４と続した回路を構成し
た多重タイマ回路が得られる。
第２図に本発明の一実施例のブＣＪ ７り図を示す。
パルス発生器Ａの出力Ｃｔ、Ｋｔ力ウンク回つ１３のク
ロック入力ＣＬＩＮに接続し、カウンタ回路Ｂの出力Ｃ
ｏｆ：、比較回路Ｃの一方の入力ＣＩ及び加減算回路Ｅ
の一方の入力Ａ＋に接続し、前記加減算回路Ｅの他方の
入力Ｂｌと一定値を出力する為の時間設定回路Ｆの出力
Ｔｏを接続（７、加減算回路の出力Σ０を記憶回路りの
データ人力ＤＩＮに接続し、記憶回路りのデータ出力１
）ＯＵＴ全前記比較回路Ｃの他方の人力ｌ）■に接続し
、前記パルス発生器への出力ＣＬＫ金さらに記憶回路Ｅ
へのアドレス出力及び入力機器からの入力及び出力機器
への出力を時分割で処理する為の時分割制御回路Ｇの入
力ＴＩＮに接続し、時分割制御回路Ｇの出力Ｔｏｏｒを
前記記憶回路Ｇのアドレス入力Ａｔ）ｌ） 、人力選択
回路Ｈのセレクト入力ＳＣＴ及びデコーダ出力回路Ｉの
デコード人力ＤＣＴに接続し、人力選択回路Ｉの出力Ｓ
ｏ’（ｃ前記記憶回路りのデータ寝込み入力Ｉｗに接続
し、前記比較回路Ｃの出力ＣＭＯ’ｆｃデコーダ出力回
路工のデコーダ人力１）ａｘ Ｋ接続し、入力機器Ｊか
らの入力を入力選択回路１■の入力ＳＩに接続し、デコ
ーダ出力回路■の出力Ｄ＋−，ｏを出力機器Ｋに接続し
た回路で構成される。
ロック入力ＣＬＩＮに接続し、カウンタ回路Ｂの出力Ｃ
ｏｆ：、比較回路Ｃの一方の入力ＣＩ及び加減算回路Ｅ
の一方の入力Ａ＋に接続し、前記加減算回路Ｅの他方の
入力Ｂｌと一定値を出力する為の時間設定回路Ｆの出力
Ｔｏを接続（７、加減算回路の出力Σ０を記憶回路りの
データ人力ＤＩＮに接続し、記憶回路りのデータ出力１
）ＯＵＴ全前記比較回路Ｃの他方の人力ｌ）■に接続し
、前記パルス発生器への出力ＣＬＫ金さらに記憶回路Ｅ
へのアドレス出力及び入力機器からの入力及び出力機器
への出力を時分割で処理する為の時分割制御回路Ｇの入
力ＴＩＮに接続し、時分割制御回路Ｇの出力Ｔｏｏｒを
前記記憶回路Ｇのアドレス入力Ａｔ）ｌ） 、人力選択
回路Ｈのセレクト入力ＳＣＴ及びデコーダ出力回路Ｉの
デコード人力ＤＣＴに接続し、人力選択回路Ｉの出力Ｓ
ｏ’（ｃ前記記憶回路りのデータ寝込み入力Ｉｗに接続
し、前記比較回路Ｃの出力ＣＭＯ’ｆｃデコーダ出力回
路工のデコーダ人力１）ａｘ Ｋ接続し、入力機器Ｊか
らの入力を入力選択回路１■の入力ＳＩに接続し、デコ
ーダ出力回路■の出力Ｄ＋−，ｏを出力機器Ｋに接続し
た回路で構成される。
この原理はパルス発生器Ａから出るクロックパルスがカ
ウンタ回路Ｂのクロック人力ＣＬＩＮに入る。カウンタ
回路はアンプカウンタ又はダウンカウンタで動作しカウ
ントされた値がその出力Ｃ６に表われる。
ウンタ回路Ｂのクロック人力ＣＬＩＮに入る。カウンタ
回路はアンプカウンタ又はダウンカウンタで動作しカウ
ントされた値がその出力Ｃ６に表われる。
又パルス発生器人から出るクロックパルスの１ザイクル
が時分割制御回路ＧでＮ ｅ）割きｉする。この分割さ
れた各領域の１つ１つＱ」、第３図のＡｎ 、 ＡＩ・
・・・・・ＡＮ％第１図の測定用ＩＣノケノトの１つ１
つに対応しさらに記ＩＢ回路りの−ｊ゛ドレスの１つ１
つに対応している。さらに第３図Ｊ、り各領域Ａｎ
・・ＡＮ内を入力選択領域Ｉｏ・・・ＩＮと出力選択領
域０゜・・・ＯＮに分割される。
が時分割制御回路ＧでＮ ｅ）割きｉする。この分割さ
れた各領域の１つ１つＱ」、第３図のＡｎ 、 ＡＩ・
・・・・・ＡＮ％第１図の測定用ＩＣノケノトの１つ１
つに対応しさらに記ＩＢ回路りの−ｊ゛ドレスの１つ１
つに対応している。さらに第３図Ｊ、り各領域Ａｎ
・・ＡＮ内を入力選択領域Ｉｏ・・・ＩＮと出力選択領
域０゜・・・ＯＮに分割される。
又タイマの時間は（パルス発生器Ａがも出るｌクロック
サイクルタイム）×（時間設＞１回路Ｆより出力される
一定値）となる。
サイクルタイム）×（時間設＞１回路Ｆより出力される
一定値）となる。
今第１図のＡＭ （Ａｇ −ＡＮの間） 、ｉ：ｒ ［
１の１ＣノケノトにＩＣが差込寸れぞのスター用スイ、
チカ押されているとする。又カウンタ回路Ｉ３はアップ
カウンタで構成さ！し、加減算回路Ｅは加ｎ９回路にな
っていて値がＣＭ値とする。
１の１ＣノケノトにＩＣが差込寸れぞのスター用スイ、
チカ押されているとする。又カウンタ回路Ｉ３はアップ
カウンタで構成さ！し、加減算回路Ｅは加ｎ９回路にな
っていて値がＣＭ値とする。
するとＣＭから次の値ＣＭ＋＋の間ｆｆ：考える小にな
る。
る。
クロックパルスの変化が時分割ｆｉｉ’ｌ 伺ｆ回路Ｇ
の入力ＴＩＮに加わると第３図の様に−まずＡＯの領域
が表われる。そこでその中の領域１ｏに於て人カフΔ択
回路よりＡｏに対する入力を見る。ＡＯに対するスター
トスイッチが押されていないので何もせず、次の領域Ｏ
ｏにうつる。ここではアドレスＡ。に対スる記憶回路り
の出力１）ｏｕＴと現在のカウンタ出力値を比較し等し
ければＡｏに対するデコーダ出力回路Ｉより出力機器Ｋ
に出力信号を出す。
の入力ＴＩＮに加わると第３図の様に−まずＡＯの領域
が表われる。そこでその中の領域１ｏに於て人カフΔ択
回路よりＡｏに対する入力を見る。ＡＯに対するスター
トスイッチが押されていないので何もせず、次の領域Ｏ
ｏにうつる。ここではアドレスＡ。に対スる記憶回路り
の出力１）ｏｕＴと現在のカウンタ出力値を比較し等し
ければＡｏに対するデコーダ出力回路Ｉより出力機器Ｋ
に出力信号を出す。
ＡＯから順に以上の操作を行いＡＭ番目にきたとする。
ＡＭＷｊ目のスタートスイッチは押されている為ＡＭ番
目の入力領域はＩＭで入力機器Ｊ（この場合ＡＭ番目の
スタートスイッチのＯＮ）よシ入力選択回路Ｈｔ通して
記憶回路りのアドレスＡＭの肖込み信号Ｉｗが出る事に
なる。この時の１込みデータがタイマの値となる。
目の入力領域はＩＭで入力機器Ｊ（この場合ＡＭ番目の
スタートスイッチのＯＮ）よシ入力選択回路Ｈｔ通して
記憶回路りのアドレスＡＭの肖込み信号Ｉｗが出る事に
なる。この時の１込みデータがタイマの値となる。
この値は、時間設定回路Ｆの定数をＴＦ とすると、
加減算回路の入力Ａｌ ｔ ＢｌにＣＭ値とＴＦ値が加
わる事になり、ＣＭ＋ＴＦの値が記憶回路りの入力ＤＩ
Ｎに加わる事になり、この値がアドレスＡＭの所に書込
まれる事になる。
加減算回路の入力Ａｌ ｔ ＢｌにＣＭ値とＴＦ値が加
わる事になり、ＣＭ＋ＴＦの値が記憶回路りの入力ＤＩ
Ｎに加わる事になり、この値がアドレスＡＭの所に書込
まれる事になる。
この動作をすべてのクロックについて行われる。
いわゆるこの場合カウンタの値がＣＭの時、記憶回路り
のアドレスＡへ丁のデータとしてＣヘ１＋ｉ” Ｆがｆ
、ｌ、ｊき込まれた事になる。
のアドレスＡへ丁のデータとしてＣヘ１＋ｉ” Ｆがｆ
、ｌ、ｊき込まれた事になる。
今ＣＭの所からクロックパルスが＋１゛、、発加えられ
たとする。いわゆるカウンタ回路Ｂの出力がＣＭ−ｔ−
ＴＦとなったとする。この状態でＡＯから順に入力の有
無、出力の有無を調べ、ＡＭの領域にきたとする。この
時の入力ＩＭは入らないので何も卦こらないが、その領
域の出力ＯＭでは記憶回路りのアドレスＡＭのデータＣ
Ｍ−１−ＴＦが出る。この時この値が比較回路Ｃの入力
Ｄｒに加わり、カウンタ回路１３の出力が入力ＣＩに加
わり、等しい為、比較回路Ｃの出力ＣＭＯに等しいとい
う信号が出力ｉｉ＋、、デコーダ出力回路■全通して出
方機器Ｋに加えられる事になる。よってスタート信号が
入りある時間後にエンド信号が出るというタイマ回路が
構成される。
たとする。いわゆるカウンタ回路Ｂの出力がＣＭ−ｔ−
ＴＦとなったとする。この状態でＡＯから順に入力の有
無、出力の有無を調べ、ＡＭの領域にきたとする。この
時の入力ＩＭは入らないので何も卦こらないが、その領
域の出力ＯＭでは記憶回路りのアドレスＡＭのデータＣ
Ｍ−１−ＴＦが出る。この時この値が比較回路Ｃの入力
Ｄｒに加わり、カウンタ回路１３の出力が入力ＣＩに加
わり、等しい為、比較回路Ｃの出力ＣＭＯに等しいとい
う信号が出力ｉｉ＋、、デコーダ出力回路■全通して出
方機器Ｋに加えられる事になる。よってスタート信号が
入りある時間後にエンド信号が出るというタイマ回路が
構成される。
タイマの時間はクロックパルスの周期音′ｒとし、時間
設定回路の時間設定値をＰとすれば（１’ＸＰ）秒とな
る。
設定回路の時間設定値をＰとすれば（１’ＸＰ）秒とな
る。
今カウンタ回路Ｂをアップカウンタとしたがダウンカウ
ンタとしても良い。その時は加減算回路Ｅｆｃ減算回路
と・・すれば実現出きる。
ンタとしても良い。その時は加減算回路Ｅｆｃ減算回路
と・・すれば実現出きる。
又加減算回路Ｅにおいて、加算回路構成の場合カウンタ
値上時間設定値がカウンタ値の最大値を越える時は、カ
ウンタの最小値に越えた値を加えた結果が加減算回路Ｅ
の出力となり、又減算回路構成の場合、カウンタ値上時
間設定値がカウンタ値の最小値を越える時は、カウンタ
の最大値から越えた値を減算した結果が出力となる。
値上時間設定値がカウンタ値の最大値を越える時は、カ
ウンタの最小値に越えた値を加えた結果が加減算回路Ｅ
の出力となり、又減算回路構成の場合、カウンタ値上時
間設定値がカウンタ値の最小値を越える時は、カウンタ
の最大値から越えた値を減算した結果が出力となる。
本発明に於ては、従来のものでは入出力機器が多いと分
周回路もその分必要Ｖこなり非常に大きなハードウェア
が必要となるが本発明に於ては、入出力機器を除くハー
ドウェアは入出力機器が増でも変らず入出力機器の入力
選択回路■Ｉ、デコーダ出力回路Ｉにより決まる為少な
いハードでよい事になる。又タイマの時間が長くなった
場合従来のものでは、人、出力機器１ケに対して分周回
路が追加され、多くの部品の追加が要求される事になる
が、本発明の回路に於ては、カウンタのビット数、加減
算回路のビット数、時間設定値の追加のみでわずかの部
品の追加のみでよい事になる。
周回路もその分必要Ｖこなり非常に大きなハードウェア
が必要となるが本発明に於ては、入出力機器を除くハー
ドウェアは入出力機器が増でも変らず入出力機器の入力
選択回路■Ｉ、デコーダ出力回路Ｉにより決まる為少な
いハードでよい事になる。又タイマの時間が長くなった
場合従来のものでは、人、出力機器１ケに対して分周回
路が追加され、多くの部品の追加が要求される事になる
が、本発明の回路に於ては、カウンタのビット数、加減
算回路のビット数、時間設定値の追加のみでわずかの部
品の追加のみでよい事になる。
又入出力機器が追加された時、ｉ・ｆ来では追加された
分の分周回路が必櫓であるのに対し、本発明の回路に於
ては入力選択回路ＩＩ、ノ′コーダ出力回路Ｉの若干の
追加でよい事になる。
分の分周回路が必櫓であるのに対し、本発明の回路に於
ては入力選択回路ＩＩ、ノ′コーダ出力回路Ｉの若干の
追加でよい事になる。
第１図はＩＣ測定装置の表面パイ、ルの１例図、第２図
は本発明のブ０ ツク図、第３１ソ１は時分割？ＩＩＩ
Ｉ御回路内のタイミングである。 Ａ・・・・・・パルス回路、ＣＬＫ ・・・・（の出ツ
バ １３・・カウンタ回路、ＣＬＩＮ・・・・・・その
クロ、り人ブハ Ｃ０・・・・・・その出ツバＣ・・・
・・・比較回路、ｃ■、ＩＪ＋・・・ぞの人力、Ｄ・・
・・・・記憶回路、ＤＩＮ・・・・・・データ人ツバＤ
ＯＩＪＴ・・・・・・データ出力、 ＡＩ）Ｄ・・・・
・アドレス人力、１ｗ・・・・・・書込み入力、Ｅ・・
・・・・加減１９回路、Ａ＋、山 ・・・・その人ブハ
Σ０・・・・・・その出力、Ｆ゛・・・・・時間設′）
Ｊ腫！ｊ路、Ｔｏ・・・・・・その出ツバＧ・・・・・
・時分割制御回路、’ｌ’ Ｉ Ｎ・・・・その人ツバ
ＴＯＵＴ・・・・・・その出ツバ１１ 人力選択回
路％ ５ＣＴ−・・・・そのコン］・ロール人ツバ Ｓ
＋・・ ・その入力ＳＳＯ・・・・・・その出力、■・
・・・・ラコ−ダ出力回ト洛、］）ｃｒ そのコン
トロール人力、ＤＦ、＋・・・・・その人ブハ １）ｐ
ｒｏ−・その出ツバ Ｊ ・人力得器、Ｋ・・・出力（
ｅ器、Ａｎ 、 Ａ＋ ＋ Ａ２・・ＡＩＪ ・・時
分割領域、Ｉｏ、Ｉ＋・・Ｉ Ｎ −＝・人力選択領域
、すｕ 、（Ｊ＋ 、ｏ２・・Ｏｌｌ・・・・・・出力
デコードの領域。
は本発明のブ０ ツク図、第３１ソ１は時分割？ＩＩＩ
Ｉ御回路内のタイミングである。 Ａ・・・・・・パルス回路、ＣＬＫ ・・・・（の出ツ
バ １３・・カウンタ回路、ＣＬＩＮ・・・・・・その
クロ、り人ブハ Ｃ０・・・・・・その出ツバＣ・・・
・・・比較回路、ｃ■、ＩＪ＋・・・ぞの人力、Ｄ・・
・・・・記憶回路、ＤＩＮ・・・・・・データ人ツバＤ
ＯＩＪＴ・・・・・・データ出力、 ＡＩ）Ｄ・・・・
・アドレス人力、１ｗ・・・・・・書込み入力、Ｅ・・
・・・・加減１９回路、Ａ＋、山 ・・・・その人ブハ
Σ０・・・・・・その出力、Ｆ゛・・・・・時間設′）
Ｊ腫！ｊ路、Ｔｏ・・・・・・その出ツバＧ・・・・・
・時分割制御回路、’ｌ’ Ｉ Ｎ・・・・その人ツバ
ＴＯＵＴ・・・・・・その出ツバ１１ 人力選択回
路％ ５ＣＴ−・・・・そのコン］・ロール人ツバ Ｓ
＋・・ ・その入力ＳＳＯ・・・・・・その出力、■・
・・・・ラコ−ダ出力回ト洛、］）ｃｒ そのコン
トロール人力、ＤＦ、＋・・・・・その人ブハ １）ｐ
ｒｏ−・その出ツバ Ｊ ・人力得器、Ｋ・・・出力（
ｅ器、Ａｎ 、 Ａ＋ ＋ Ａ２・・ＡＩＪ ・・時
分割領域、Ｉｏ、Ｉ＋・・Ｉ Ｎ −＝・人力選択領域
、すｕ 、（Ｊ＋ 、ｏ２・・Ｏｌｌ・・・・・・出力
デコードの領域。
Claims (1)
- パルスを開数するカランぞ回路の出力を比較回路の一方
の入力及び加減算回路の一方の入力に供給し、前記加減
算回路の他方の入力に一定値を出力する為の時間設定回
路の出力を供給し、加減算回路の出力を記憶回路を介し
て前記比較回路の他方の入力に供給し、前記パルスをさ
らに記憶回路へのアドレス出力及び、入力機器からの入
力及び出力機器への出力を時分割で処理する為の時分割
制御回路に供給し、時分割制御回路の出力を前記記憶回
路に供給したことを特徴とする多重タイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15745482A JPS5947840A (ja) | 1982-09-10 | 1982-09-10 | 多重タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15745482A JPS5947840A (ja) | 1982-09-10 | 1982-09-10 | 多重タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5947840A true JPS5947840A (ja) | 1984-03-17 |
Family
ID=15650006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15745482A Pending JPS5947840A (ja) | 1982-09-10 | 1982-09-10 | 多重タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947840A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5997495A (ja) * | 1982-11-25 | 1984-06-05 | Matsushita Electric Ind Co Ltd | ジヤケツト式熱交換器 |
| JPS641281U (ja) * | 1987-06-18 | 1989-01-06 | ||
| JPH01173916A (ja) * | 1987-12-28 | 1989-07-10 | Oki Electric Ind Co Ltd | タイミング信号作成方式 |
| JPH01173915A (ja) * | 1987-12-28 | 1989-07-10 | Oki Electric Ind Co Ltd | タイミング信号作成方式 |
-
1982
- 1982-09-10 JP JP15745482A patent/JPS5947840A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5997495A (ja) * | 1982-11-25 | 1984-06-05 | Matsushita Electric Ind Co Ltd | ジヤケツト式熱交換器 |
| JPS641281U (ja) * | 1987-06-18 | 1989-01-06 | ||
| JPH01173916A (ja) * | 1987-12-28 | 1989-07-10 | Oki Electric Ind Co Ltd | タイミング信号作成方式 |
| JPH01173915A (ja) * | 1987-12-28 | 1989-07-10 | Oki Electric Ind Co Ltd | タイミング信号作成方式 |
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