JPS601785B2 - 同期式カウンタ回路のカウント数比較検出回路 - Google Patents
同期式カウンタ回路のカウント数比較検出回路Info
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- JPS601785B2 JPS601785B2 JP2227778A JP2227778A JPS601785B2 JP S601785 B2 JPS601785 B2 JP S601785B2 JP 2227778 A JP2227778 A JP 2227778A JP 2227778 A JP2227778 A JP 2227778A JP S601785 B2 JPS601785 B2 JP S601785B2
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- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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Description
【発明の詳細な説明】
この発明はカウンタ回路のカウント数と予め設定された
カウント数との一致比較検出を行なう同期式カウンタ回
路のカゥンタ数比較検出回路に関する。
カウント数との一致比較検出を行なう同期式カウンタ回
路のカゥンタ数比較検出回路に関する。
カウンタ回路のカウント数が予め設定されたカウント数
に達したことを知る必要がある場合、カウンタ回路のカ
ウント数と予め設定されたカウント数とを常時一致比較
する比較検出回路が用いられる。
に達したことを知る必要がある場合、カウンタ回路のカ
ウント数と予め設定されたカウント数とを常時一致比較
する比較検出回路が用いられる。
第１図はカワンタ回路の一例として同期式８進バィナリ
カウンタ回路のカウント数の一致比較検出を行なう従来
の同期式カウンタ回路のカウンタ数比較検出回路を示す
ものである。
カウンタ回路のカウント数の一致比較検出を行なう従来
の同期式カウンタ回路のカウンタ数比較検出回路を示す
ものである。
第１図において１は、第２図に示すようにクロックドィ
ンバータｌｃおよびィンバータ１から構成され、クロッ
クパルスぐおよびその補元パルス仇こよりその動作が制
御される１ビットシフト回路２，〜２３および各１ビッ
トシフト回路の相互間に挿入され加算回路を構成する各
種ゲート回路からなる多段構成の同期式８進バィナリカ
ウン夕回路である。すなわち、１段のカウンタは１ビッ
トシフト回路２と加算回路とから構成され、各加算回路
には前段のキャリー出力と対応する段の１ビットシフト
回路２の出力とが入力され、この入力信号から１ビット
シフト回路２に入力するための加算出力を形成するとと
もに次段に対するキャリー出力を形成している。上記同
期式８進バィナリカウンタ回路１は供給されるクロック
パルスをカウントし、第３図に示すように順次ビット２
０〜２２夫々のカウント出力信号Ｑ，〜Ｑを出力するよ
うになっている。一方第１図において３は上記カウント
出力信号Ｑ，〜Ｑ夫々と予め設定されるビットデータＬ
Ｄ，〜ＬＤ３夫々との一致比較検出を行なって一致信号
Ｅ，Ｑを得るための比較検出回路である。例えば上記ビ
ットデータＬＤ，〜ＬＤ３夫々が“１”レベルの場合、
すなわち前記カウンタ回路１のカウント数が「７」に達
したことを比較検出する場合、前記カウント出力信号Ｑ
，〜Ｑが全て“１”レベルになると、ノアゲート４，〜
４３夫々の出力レベルはすべて“０”レベルとなり、さ
らに上記ノアゲート４，〜４３夫々の出力が並列的に結
合しているノアゲート５の出力レベルは“１”レベルと
なる。この結果ノアゲート５の出力信号Ｅ，Ｑにおいて
“１”レベルの一致信号が成立し、カウンタ１のカウン
ト数が予め設定されたカウント数に達したことが認識さ
れる。ところが上記回路において、カウント出力信号Ｑ
，〜偽が伝達される信号線６，〜６３には浮遊容量Ｃ，
〜Ｃ３夫々が存在しているので、比較検出回路３にカウ
ント出力信号Ｑ．〜Ｑ３が到達する間にわずかに遅れて
しまう。
ンバータｌｃおよびィンバータ１から構成され、クロッ
クパルスぐおよびその補元パルス仇こよりその動作が制
御される１ビットシフト回路２，〜２３および各１ビッ
トシフト回路の相互間に挿入され加算回路を構成する各
種ゲート回路からなる多段構成の同期式８進バィナリカ
ウン夕回路である。すなわち、１段のカウンタは１ビッ
トシフト回路２と加算回路とから構成され、各加算回路
には前段のキャリー出力と対応する段の１ビットシフト
回路２の出力とが入力され、この入力信号から１ビット
シフト回路２に入力するための加算出力を形成するとと
もに次段に対するキャリー出力を形成している。上記同
期式８進バィナリカウンタ回路１は供給されるクロック
パルスをカウントし、第３図に示すように順次ビット２
０〜２２夫々のカウント出力信号Ｑ，〜Ｑを出力するよ
うになっている。一方第１図において３は上記カウント
出力信号Ｑ，〜Ｑ夫々と予め設定されるビットデータＬ
Ｄ，〜ＬＤ３夫々との一致比較検出を行なって一致信号
Ｅ，Ｑを得るための比較検出回路である。例えば上記ビ
ットデータＬＤ，〜ＬＤ３夫々が“１”レベルの場合、
すなわち前記カウンタ回路１のカウント数が「７」に達
したことを比較検出する場合、前記カウント出力信号Ｑ
，〜Ｑが全て“１”レベルになると、ノアゲート４，〜
４３夫々の出力レベルはすべて“０”レベルとなり、さ
らに上記ノアゲート４，〜４３夫々の出力が並列的に結
合しているノアゲート５の出力レベルは“１”レベルと
なる。この結果ノアゲート５の出力信号Ｅ，Ｑにおいて
“１”レベルの一致信号が成立し、カウンタ１のカウン
ト数が予め設定されたカウント数に達したことが認識さ
れる。ところが上記回路において、カウント出力信号Ｑ
，〜偽が伝達される信号線６，〜６３には浮遊容量Ｃ，
〜Ｃ３夫々が存在しているので、比較検出回路３にカウ
ント出力信号Ｑ．〜Ｑ３が到達する間にわずかに遅れて
しまう。
また上記浮遊容量Ｃ，〜Ｃ３の値は信号線６，〜６３夫
々によってその値が異なるので、その遅れ時間も異なっ
てくる。いま比較検出回路３に到達する遅れ時間を考慮
した前記カウント出力信号Ｑ，〜Ｑ３を夫々Ｑ，′〜Ｑ
３′とし、クロツクパルス？の立ち上りに対する遅れ時
間を夫々第４図に示すようにｔ・，ｔ２，らとするなら
ば、上記信号Ｑ，′〜Ｑ３′においてｔｏの期間は夫々
が“１”レベルになってしまう。この結果ノアゲート５
においてこのｔｏの期間で“１”レベルの一致信号が成
立してしまう。このように従来の同期式カゥンタ回路の
カウンタ数比較検出回路では浮遊容量の影響で、カウン
タ回路のカウント数と予め設定されたカウント数とが一
致しなくても一致信号が成立してしまうといった誤動作
を起こす欠点がある。
々によってその値が異なるので、その遅れ時間も異なっ
てくる。いま比較検出回路３に到達する遅れ時間を考慮
した前記カウント出力信号Ｑ，〜Ｑ３を夫々Ｑ，′〜Ｑ
３′とし、クロツクパルス？の立ち上りに対する遅れ時
間を夫々第４図に示すようにｔ・，ｔ２，らとするなら
ば、上記信号Ｑ，′〜Ｑ３′においてｔｏの期間は夫々
が“１”レベルになってしまう。この結果ノアゲート５
においてこのｔｏの期間で“１”レベルの一致信号が成
立してしまう。このように従来の同期式カゥンタ回路の
カウンタ数比較検出回路では浮遊容量の影響で、カウン
タ回路のカウント数と予め設定されたカウント数とが一
致しなくても一致信号が成立してしまうといった誤動作
を起こす欠点がある。
この発明は上記のような事情を考慮してなされたもので
、その目的はカウンタ回路のカウント出力が夫々伝達さ
れる信号線の浮遊容量に影響されず誤動作を起こすこと
のない同期式カゥンタ回路のカウンタ数比較検出回路を
提供することにある。
、その目的はカウンタ回路のカウント出力が夫々伝達さ
れる信号線の浮遊容量に影響されず誤動作を起こすこと
のない同期式カゥンタ回路のカウンタ数比較検出回路を
提供することにある。
以下図面を参照してこの発明の一実施例を説明する。
第５図はこの発明の比較検出回路の使用例を示すもので
、ここでは従来と同様に同期式８進バィナリカウンタ回
路のカウント数の一致比較検出を行なう同期式カゥンタ
回路のカゥンタ数比較検出回路の場合について説明する
。第５図において１１は供給されるクロックパルス少に
応じて、データ入力端Ｄ，に供給されるデータをこのク
ロックパルス０の半ビット分シフトした信号ｑ，および
１ビット分シフトした信号Ｑ，を夫々出力するシフト回
路で、このシフト回路１１の出力信号Ｑ，はインバータ
１２を介してデータ入力端Ｄ，に帰還されている。さら
に上記信号Ｑ，はオアゲート１３およびナンドゲート１
４に並列的に供給されている。上記ナンドゲート１４の
出力信号はオアゲート１５およびナンドゲート１６に夫
々供給されている。
、ここでは従来と同様に同期式８進バィナリカウンタ回
路のカウント数の一致比較検出を行なう同期式カゥンタ
回路のカゥンタ数比較検出回路の場合について説明する
。第５図において１１は供給されるクロックパルス少に
応じて、データ入力端Ｄ，に供給されるデータをこのク
ロックパルス０の半ビット分シフトした信号ｑ，および
１ビット分シフトした信号Ｑ，を夫々出力するシフト回
路で、このシフト回路１１の出力信号Ｑ，はインバータ
１２を介してデータ入力端Ｄ，に帰還されている。さら
に上記信号Ｑ，はオアゲート１３およびナンドゲート１
４に並列的に供給されている。上記ナンドゲート１４の
出力信号はオアゲート１５およびナンドゲート１６に夫
々供給されている。
また上記ナンドゲート１４の出力信号は前記オアゲート
１３の出力信号と共にアンドゲート１７に供給されてい
て、さらにこのアンドゲート１７の出力信号はシフト回
路１８のデータ入力端Ｄ２に供給されている。このシフ
ト回路１８は前記シフト回路１ １と同様に、データ入
力端○２に供給されるデータをクロックパルス◇‘こ応
じて半ビット分シフトした信号ｑ２および１ビット分シ
フトした信号Ｑ２を夫々出力するようになっている。上
記シフト回路１８から出力される信号Ｑ２は前記オアゲ
ート１３およびナンドゲート１４に夫々供給されている
。前記オァゲート１５およびナンドゲート１６夫々の出
力信号は共にアンドゲート１９に供給されている。さら
にこのアンドゲート１９の出力信号はシフト回路２０の
データ入力端Ｄ３に供給されている。このシフト回路２
０は前記シフト回路１１，１８と同様に、データ入力端
Ｄ３に供給されるデータをクロツクパルス？に応じて半
ビット分シフトした信号ｑ３および１ビット分シフトし
た信号Ｑ３を夫々出力するようになっている。上記シフ
ト回路２０から出力される信号Ｑ３は前記オアゲート１
５およびナンドゲー０ト１６に夫々供給されている。前
記シフト回路１１，１８，２０、オアゲート１３，１５
、ナンドゲート１４，１６、アンドゲート１７，１９お
よびインバーター２は、供給されるクロックパルス◇を
順次カウントする同期式８進バイナリカウソタ回路２１
を構成していて、前記シフト回路１１，１ ８，２０夫
々から出力される信号Ｑ，，Ｑ２，Ｑが、ビット２０〜
２３夫々のカウント出力信号となる。また前記各信号ｑ
，，ｑ２，ｑ３は上記信号Ｑ，，Ｑ２，Ｑ３夫々より半
ビット分進んだ信号となっている。すなわち上記の同期
式８進バィナリカウンタ回路２１は、１段のカウンタが
オアゲート１３，１５それぞれ、ナンドゲート１４，１
６それぞれおよびアンドゲート１７，１９それぞれから
なる加算回路と各加算回路の加算出力が入力として供給
されるシフト回路１８，２０それぞれで構成され、これ
らのカゥンタを多段接続してなる。
１３の出力信号と共にアンドゲート１７に供給されてい
て、さらにこのアンドゲート１７の出力信号はシフト回
路１８のデータ入力端Ｄ２に供給されている。このシフ
ト回路１８は前記シフト回路１ １と同様に、データ入
力端○２に供給されるデータをクロックパルス◇‘こ応
じて半ビット分シフトした信号ｑ２および１ビット分シ
フトした信号Ｑ２を夫々出力するようになっている。上
記シフト回路１８から出力される信号Ｑ２は前記オアゲ
ート１３およびナンドゲート１４に夫々供給されている
。前記オァゲート１５およびナンドゲート１６夫々の出
力信号は共にアンドゲート１９に供給されている。さら
にこのアンドゲート１９の出力信号はシフト回路２０の
データ入力端Ｄ３に供給されている。このシフト回路２
０は前記シフト回路１１，１８と同様に、データ入力端
Ｄ３に供給されるデータをクロツクパルス？に応じて半
ビット分シフトした信号ｑ３および１ビット分シフトし
た信号Ｑ３を夫々出力するようになっている。上記シフ
ト回路２０から出力される信号Ｑ３は前記オアゲート１
５およびナンドゲー０ト１６に夫々供給されている。前
記シフト回路１１，１８，２０、オアゲート１３，１５
、ナンドゲート１４，１６、アンドゲート１７，１９お
よびインバーター２は、供給されるクロックパルス◇を
順次カウントする同期式８進バイナリカウソタ回路２１
を構成していて、前記シフト回路１１，１ ８，２０夫
々から出力される信号Ｑ，，Ｑ２，Ｑが、ビット２０〜
２３夫々のカウント出力信号となる。また前記各信号ｑ
，，ｑ２，ｑ３は上記信号Ｑ，，Ｑ２，Ｑ３夫々より半
ビット分進んだ信号となっている。すなわち上記の同期
式８進バィナリカウンタ回路２１は、１段のカウンタが
オアゲート１３，１５それぞれ、ナンドゲート１４，１
６それぞれおよびアンドゲート１７，１９それぞれから
なる加算回路と各加算回路の加算出力が入力として供給
されるシフト回路１８，２０それぞれで構成され、これ
らのカゥンタを多段接続してなる。
そして各加算回路には入力として、その段のカウンタの
シフト回路の１ビットシフト出力および前段カウンタの
キャリー出力が粒給され、ナンドゲート１４，１６の出
力がキヤリー出力に、またアンドゲート１７，１９の出
力が加算出力にされている。前記シフト回路１１から出
力される信号ｑ，は信号線３１を介して、アンドゲート
３２およびノアゲート３３に並列的に供給されている。
シフト回路の１ビットシフト出力および前段カウンタの
キャリー出力が粒給され、ナンドゲート１４，１６の出
力がキヤリー出力に、またアンドゲート１７，１９の出
力が加算出力にされている。前記シフト回路１１から出
力される信号ｑ，は信号線３１を介して、アンドゲート
３２およびノアゲート３３に並列的に供給されている。
上記アンドゲート３２およびノアゲート３３には共に、
信号ｑ，との一致を比較検出する予め設定されたビット
データＬＤ，が供給されている。さらにアンドゲート３
２およびノアゲート３３の出力信号は並列的にノアゲー
ト３４に供給されている。
信号ｑ，との一致を比較検出する予め設定されたビット
データＬＤ，が供給されている。さらにアンドゲート３
２およびノアゲート３３の出力信号は並列的にノアゲー
ト３４に供給されている。
さりこ前記シフト回路１８から出力される信号ｑ２は信
号線３５を介して、アンドゲート３６およびノアゲート
３７に並列的に供給されている。上記アンドゲート３６
およびノアゲート３７には共に、信号ｑ２との一致を比
較検出する予め設定されたビットデータＬＤ２が供給さ
れている。さらにアンドゲート３６およびノアゲート３
７の出力信号は並列的にノアゲート３８に供給されてい
る。またさらに前記シフト回路２０から出力される信号
ｑ３は信号線３９を介して、アンドゲート４０およびノ
アゲート４１に並列的に供給されている。上記アンドゲ
ート４０およびノアゲート４１には共に、信号ｑ３との
一致を比較検出する予め設定されたビットデータＬＤ３
が供給されている。さらに前記ノアゲート３４，３８，
４２夫々の出力信号は並列的に／アゲート４３に供給さ
れている。前記各アンドゲート３２，３６，４０および
各ノアゲート３３，３４，３７，３８，４１，４２，４
３は、前記同期式８進バィナリカウンタ回路２１から出
力されるビット２０〜２２夫々のカウント出力信号Ｑ，
〜Ｑ３の各半ビットシフト前のカウント出力信号ｑ，〜
ｑ３と、予め設定されたビット２ｏ 〜２２夫々に対応
するビットデータＬＤ，〜ＬＤ３との一致を比較する比
較回路４４で、カウント出力信号ｑ，〜ｑ３夫々とビッ
トデータＬＤ，〜ＬＤ３夫々が一致したときに、ノアゲ
ート４３の出力信号Ｅ，Ｑにおいて“１”レベルの一致
信号が成立するようになっている。また前記各信号線３
１，３５，３９には夫々値の異なった浮遊容量Ｃ，〜Ｃ
３が存在している。前記ノアゲート４３の出力信号は前
記クロツクパルスマの成立期間にのみ反転動作を行なう
クロックドゲート回路としてのいわゆるクロツクドイン
バータ４５に供Ｖ給されている。さらにこのクロツクド
インバータ４５の出力信号はィンバータ４６に供Ｖ給さ
れている。このィンバータ４６の出力信号はまた前記ク
ロックパルス？の補元パルスＣの成立期間にのみ反転動
作を行なうクロックドィンバータ４７に供給されていて
、さらにこのクロツクドインバータ４７の出力信号は上
記ィンバータ４６の入力端に帰還されている。上記各ク
ロックドインバータ４５，４７およびィンバータは、前
記信号Ｅ，Ｑに対する半ビットシフト回路４８を構成し
ていて、インバータ４６からは前記信号Ｅ，Ｑが半ビッ
トシフトされた半ビットシフト信号Ｅ，Ｑ，Ｓが出力さ
れるようになっている。またこの半ビットシフト回路４
８と前記比較回路４４とで比較検出回路を構成している
。なお、上記半ビットシフト回路４８内のィンバータ４
６およびクロツクドインバータ４７は、クロックドィン
バータ４５の出力を安定に保持する安定回路を構成する
ものであり、このィンバータ４６およびクロックドィン
バータ４７は省略が可能である。
号線３５を介して、アンドゲート３６およびノアゲート
３７に並列的に供給されている。上記アンドゲート３６
およびノアゲート３７には共に、信号ｑ２との一致を比
較検出する予め設定されたビットデータＬＤ２が供給さ
れている。さらにアンドゲート３６およびノアゲート３
７の出力信号は並列的にノアゲート３８に供給されてい
る。またさらに前記シフト回路２０から出力される信号
ｑ３は信号線３９を介して、アンドゲート４０およびノ
アゲート４１に並列的に供給されている。上記アンドゲ
ート４０およびノアゲート４１には共に、信号ｑ３との
一致を比較検出する予め設定されたビットデータＬＤ３
が供給されている。さらに前記ノアゲート３４，３８，
４２夫々の出力信号は並列的に／アゲート４３に供給さ
れている。前記各アンドゲート３２，３６，４０および
各ノアゲート３３，３４，３７，３８，４１，４２，４
３は、前記同期式８進バィナリカウンタ回路２１から出
力されるビット２０〜２２夫々のカウント出力信号Ｑ，
〜Ｑ３の各半ビットシフト前のカウント出力信号ｑ，〜
ｑ３と、予め設定されたビット２ｏ 〜２２夫々に対応
するビットデータＬＤ，〜ＬＤ３との一致を比較する比
較回路４４で、カウント出力信号ｑ，〜ｑ３夫々とビッ
トデータＬＤ，〜ＬＤ３夫々が一致したときに、ノアゲ
ート４３の出力信号Ｅ，Ｑにおいて“１”レベルの一致
信号が成立するようになっている。また前記各信号線３
１，３５，３９には夫々値の異なった浮遊容量Ｃ，〜Ｃ
３が存在している。前記ノアゲート４３の出力信号は前
記クロツクパルスマの成立期間にのみ反転動作を行なう
クロックドゲート回路としてのいわゆるクロツクドイン
バータ４５に供Ｖ給されている。さらにこのクロツクド
インバータ４５の出力信号はィンバータ４６に供Ｖ給さ
れている。このィンバータ４６の出力信号はまた前記ク
ロックパルス？の補元パルスＣの成立期間にのみ反転動
作を行なうクロックドィンバータ４７に供給されていて
、さらにこのクロツクドインバータ４７の出力信号は上
記ィンバータ４６の入力端に帰還されている。上記各ク
ロックドインバータ４５，４７およびィンバータは、前
記信号Ｅ，Ｑに対する半ビットシフト回路４８を構成し
ていて、インバータ４６からは前記信号Ｅ，Ｑが半ビッ
トシフトされた半ビットシフト信号Ｅ，Ｑ，Ｓが出力さ
れるようになっている。またこの半ビットシフト回路４
８と前記比較回路４４とで比較検出回路を構成している
。なお、上記半ビットシフト回路４８内のィンバータ４
６およびクロツクドインバータ４７は、クロックドィン
バータ４５の出力を安定に保持する安定回路を構成する
ものであり、このィンバータ４６およびクロックドィン
バータ４７は省略が可能である。
第６図は前記各シフト回路１１，１８，２０を詳細に示
したもので、データはクロツクパルスぐの補元パルス◇
の成立期間にのみ反転動作を行なうクロツクドィンバー
タ５１に供孫合されるようになっている。
したもので、データはクロツクパルスぐの補元パルス◇
の成立期間にのみ反転動作を行なうクロツクドィンバー
タ５１に供孫合されるようになっている。
このクロツクドインバータ６１の出力信号はィンバータ
５２に供給され、さらにこのインバータ５２の出力信号
はクロツクパルスＪの成立期間にのみ反転動作を行なう
クロックドィンバータ５３，５４に並列的に供給されて
いる。上記一方のクロックドィンバータ５３の出力信号
は前記ィンバータ５２の入力機に帰還されている。また
上記他方のクロックドィンバータ５４の出力信号はィン
バータ５５に供給されている。さらにこのィンバー夕５
５の出力信号はクロックパルス少の補元パルスめの成立
期間にのみ反転動作を行なうクロックドィンバータ５６
に供給されている。このクロツクドインバータ５６の出
力信号は上記ィンバータ５５の入力端に帰還されている
。そして前記ィンバータ５２からはクロツクドィンバー
タ５１に供給されるデータをクロックパルス？の半ビッ
ト分シフトした信号ｑが出力されるようになっていると
共に、インバータ５５からは上記信号ｑをさらに半ビッ
ト分シフトした信号Ｑが出力されるようになっている。
次に上記のように構成された回路の動作を第７図に示す
タイミングチャートを併用して説明する。
５２に供給され、さらにこのインバータ５２の出力信号
はクロツクパルスＪの成立期間にのみ反転動作を行なう
クロックドィンバータ５３，５４に並列的に供給されて
いる。上記一方のクロックドィンバータ５３の出力信号
は前記ィンバータ５２の入力機に帰還されている。また
上記他方のクロックドィンバータ５４の出力信号はィン
バータ５５に供給されている。さらにこのィンバー夕５
５の出力信号はクロックパルス少の補元パルスめの成立
期間にのみ反転動作を行なうクロックドィンバータ５６
に供給されている。このクロツクドインバータ５６の出
力信号は上記ィンバータ５５の入力端に帰還されている
。そして前記ィンバータ５２からはクロツクドィンバー
タ５１に供給されるデータをクロックパルス？の半ビッ
ト分シフトした信号ｑが出力されるようになっていると
共に、インバータ５５からは上記信号ｑをさらに半ビッ
ト分シフトした信号Ｑが出力されるようになっている。
次に上記のように構成された回路の動作を第７図に示す
タイミングチャートを併用して説明する。
先ず比較検出回路において一致検出を行なう前記同期式
８進バィナリカウンタ回路２１のカウント数をフルカウ
ントの「７」とする場合には、ビットデータＬＤ，〜Ｌ
Ｄ３を夫々“１”レベルに設定する。次にカウンタ回路
２１および半ビットシフト回路４８にクロツクパルス少
およびこのパルスの補元パルス？を夫々入力する。クロ
ツクパルス少の第０番目のパルスが成立した後のその立
下物こ同期して、シフト回路１１のカウント出力信号ｑ
，は第７図に示すように“１”レベルに立上り、さらに
これに続きシフト回路２０のカウント出力信号ｑ３は“
０”レベルに立下る。次にクロックパルスＪの第１番目
のパルスが成立した後その立下りに同期して、カウント
出力信号ｑ，は第７図に示すように再び“０”レベルに
立下り、さらにこれに続きシフト回路１８のカウント出
力信号ｑ２は“１”レベルに立上る。さらにクロツクパ
ルス◇の第２番目のパルスが成立した後その立下りに同
期して、カウント出力信号ｑ，は第７図に示すように“
１”レベルに立上る。さらにクロツクパルス◇の第３番
目のパルスが成立した後その立下りに同期して、カウン
ト出力信号ｑ，は第７図に示すように“０”レベルに立
下り、さらにこれに続きカウント出力信号ｑ２も“０”
レベルに立上る。また上言己カウント出力信号ｑ２の立
下りに続いてカゥント出力信号ｑ３は“１”レベルに立
上る。ところで上記カウント出力信号ｑ，〜ｑ３が各信
号線３１，３５，３９に存在している浮遊容量Ｃ，〜Ｃ
３夫々によって遅延されることを考慮すると、クロック
パルス？の第３番目のパルスが成立しその後の立下り付
近では従来のようにｑ，〜ｑ湊共に“１”レベルとなる
期間が存在する。前記したようにビットデータＬＤ，〜
ＬＤ３は夫々“１”レベルとなっているので、アンドゲ
ート３２，３６，４０夫々の出力信号は共に“１”レベ
ル、ノアゲート３３，３７，４１夫々の出力信号は共に
“０”となり、さらにノアゲート３４，３８，４２夫々
の出力信号は“０”レベルとなる。この結果第７図に示
すようにノアゲート４３の出力信号Ｅ，Ｑは、クロック
パルス少の第３番目のパルスの立下り付近では“１”レ
ベルとなる。この後上記カウント出力信号ｑ，〜ｑ３夫
々よりも半ビット分シフトされる、カウンタ回路２１の
実際のカウント数を表わすカウント出力信号Ｑ，〜Ｑは
、第７図に示すように夫々“０”レベル、“０”レベル
、“１”レベルとなる。上記カウント出力信号Ｑ，〜Ｑ
はカウント数「４」に対応していて、未だフルカウント
状態でないことを示している。次にクロックパルスぐの
第４番目のパルス成立期間に、前記ノアゲート４３に続
くクロツクドィンバータ４５は、このノアゲート４３の
出力信号Ｅ，Ｑを読み込む。第４番目のパルス成立期間
ではすでに前記信号Ｅ，Ｑは“０”レベルとなっている
ので、上記クロックドィンバータ４５の出力信号１，Ｅ
，Ｑは第７図に示すように“１”レベルのままとなって
いる。この結果これに続くィンバ−夕４６の出力信号Ｅ
，Ｑ，Ｓは第７図に示すように、“０”レベルのままと
なり、前記ノアゲート４３の出力信号Ｅ，Ｑが“１”レ
ベルとなっても一致信号は成立しない。さらにクロック
パルス？の第５番目および第１１番目のパルス成立後の
立下り付近でもｑ，〜ｑ３共に“１”レベルとなる期間
が存在し、ノアゲート４３の出力信号Ｅ，Ｑは第７図に
示すように夫々“１”レベルとなるが、前記と同様にク
ロツクドィンバータ４５の読み込みタイミングである第
６番目および第１２蚤目のクロックパルス少の成立期間
では、すでに信号Ｅ，Ｑは“０”レベルとなっている。
したがってこの場合もクロックドインバータ４５の出力
信号１，Ｅ，Ｑは第７図に示すように“１”レベルのま
まとなり、この結果これに続くインバータ４６の出力信
号Ｅ，Ｑ，Ｓは第７図に示すように“０”レベルのまま
となる。すなわちこの場合も一致信号は成立しない。次
にクロックパルスぐの第６番目のパルスが成立した後に
、そのパルスの立下りに同期してカウント出力信号ｑ，
が“１”レベルに立上る。
８進バィナリカウンタ回路２１のカウント数をフルカウ
ントの「７」とする場合には、ビットデータＬＤ，〜Ｌ
Ｄ３を夫々“１”レベルに設定する。次にカウンタ回路
２１および半ビットシフト回路４８にクロツクパルス少
およびこのパルスの補元パルス？を夫々入力する。クロ
ツクパルス少の第０番目のパルスが成立した後のその立
下物こ同期して、シフト回路１１のカウント出力信号ｑ
，は第７図に示すように“１”レベルに立上り、さらに
これに続きシフト回路２０のカウント出力信号ｑ３は“
０”レベルに立下る。次にクロックパルスＪの第１番目
のパルスが成立した後その立下りに同期して、カウント
出力信号ｑ，は第７図に示すように再び“０”レベルに
立下り、さらにこれに続きシフト回路１８のカウント出
力信号ｑ２は“１”レベルに立上る。さらにクロツクパ
ルス◇の第２番目のパルスが成立した後その立下りに同
期して、カウント出力信号ｑ，は第７図に示すように“
１”レベルに立上る。さらにクロツクパルス◇の第３番
目のパルスが成立した後その立下りに同期して、カウン
ト出力信号ｑ，は第７図に示すように“０”レベルに立
下り、さらにこれに続きカウント出力信号ｑ２も“０”
レベルに立上る。また上言己カウント出力信号ｑ２の立
下りに続いてカゥント出力信号ｑ３は“１”レベルに立
上る。ところで上記カウント出力信号ｑ，〜ｑ３が各信
号線３１，３５，３９に存在している浮遊容量Ｃ，〜Ｃ
３夫々によって遅延されることを考慮すると、クロック
パルス？の第３番目のパルスが成立しその後の立下り付
近では従来のようにｑ，〜ｑ湊共に“１”レベルとなる
期間が存在する。前記したようにビットデータＬＤ，〜
ＬＤ３は夫々“１”レベルとなっているので、アンドゲ
ート３２，３６，４０夫々の出力信号は共に“１”レベ
ル、ノアゲート３３，３７，４１夫々の出力信号は共に
“０”となり、さらにノアゲート３４，３８，４２夫々
の出力信号は“０”レベルとなる。この結果第７図に示
すようにノアゲート４３の出力信号Ｅ，Ｑは、クロック
パルス少の第３番目のパルスの立下り付近では“１”レ
ベルとなる。この後上記カウント出力信号ｑ，〜ｑ３夫
々よりも半ビット分シフトされる、カウンタ回路２１の
実際のカウント数を表わすカウント出力信号Ｑ，〜Ｑは
、第７図に示すように夫々“０”レベル、“０”レベル
、“１”レベルとなる。上記カウント出力信号Ｑ，〜Ｑ
はカウント数「４」に対応していて、未だフルカウント
状態でないことを示している。次にクロックパルスぐの
第４番目のパルス成立期間に、前記ノアゲート４３に続
くクロツクドィンバータ４５は、このノアゲート４３の
出力信号Ｅ，Ｑを読み込む。第４番目のパルス成立期間
ではすでに前記信号Ｅ，Ｑは“０”レベルとなっている
ので、上記クロックドィンバータ４５の出力信号１，Ｅ
，Ｑは第７図に示すように“１”レベルのままとなって
いる。この結果これに続くィンバ−夕４６の出力信号Ｅ
，Ｑ，Ｓは第７図に示すように、“０”レベルのままと
なり、前記ノアゲート４３の出力信号Ｅ，Ｑが“１”レ
ベルとなっても一致信号は成立しない。さらにクロック
パルス？の第５番目および第１１番目のパルス成立後の
立下り付近でもｑ，〜ｑ３共に“１”レベルとなる期間
が存在し、ノアゲート４３の出力信号Ｅ，Ｑは第７図に
示すように夫々“１”レベルとなるが、前記と同様にク
ロツクドィンバータ４５の読み込みタイミングである第
６番目および第１２蚤目のクロックパルス少の成立期間
では、すでに信号Ｅ，Ｑは“０”レベルとなっている。
したがってこの場合もクロックドインバータ４５の出力
信号１，Ｅ，Ｑは第７図に示すように“１”レベルのま
まとなり、この結果これに続くインバータ４６の出力信
号Ｅ，Ｑ，Ｓは第７図に示すように“０”レベルのまま
となる。すなわちこの場合も一致信号は成立しない。次
にクロックパルスぐの第６番目のパルスが成立した後に
、そのパルスの立下りに同期してカウント出力信号ｑ，
が“１”レベルに立上る。
このとき第７図に示すように他のカウント出力信号ｑ２
，ｑ３はすでに“１”レベルになっている。この後上記
カウント出力信号ｑ，〜ｑ３夫々よりも半ビット分シフ
トされる、カウンタ回路２１の実際のカウント数を表わ
すカウント出力信号Ｑ・〜Ｑは、第７図に示すように全
て“１”レベルとなる。すなわち上記カウント出力信号
Ｑ，〜Ｑはカウント数「７」に対応していて、これはフ
ルカウント状態であることを示している。前記信号ｑ，
〜ｑ３が共に“１”レベルであると、各アンドゲート３
２，３６，４０の出力信号は“１”レベル、各ノアゲー
ト３３，３７，４１の出力信号は“０”レベルとなり、
さらにノアゲート３４，３８，４２の出力信号は共に“
０”レベルとなる。この結果第７図に示すようにノアゲ
ート４３の出力信号Ｅ，Ｑは、ｑ，の成立期間“１”レ
ベルとなる。次にクロックパルスマの第７番目のパルス
成立期間に、前記ノアゲート４３に続くクロックドィン
バータ４５は、このノアゲート４３の出力信号Ｅ，Ｑを
読み込む。このとき信号Ｅ，Ｑの成立期間はクロックパ
ルスマの１ビット分持続するので、上記クロックドィン
バータ４５の出力信号１，Ｅ，Ｑは第７図に示すように
“０”レベルに立下る。次に第７番目のクロツクパルス
？の成立期間後、クロツクパルス◇の“０”レベルの期
間にクロツクドインバータ４７が上記インバータ４６の
出力信号を反転する。この結果第７番目のクロックパル
ス◇の成立期間後に続くクロツクパルス？の“０”レベ
ルの期間では、インバータ４６の入力端の信号すなわち
信号１，Ｅ，Ｑは第７図に示すように“０”レベルとな
る。したがってインバータ４６の出力信号Ｅ，Ｑ，Ｓは
第７図に示すように、前記カウンタ回路２１の実際のカ
ウント出力信号Ｑ，〜Ｑが共に“１”レベルとなる期間
“１”レベルとなる。すなわちこの場合一致信号が成立
したことになる。このようにカウンタ回路２１の力ゥン
ト数を表わすカウント出力信号Ｑ，〜Ｑ３が予め設定さ
れたビットデータＬＤ，〜ＬＤ３と一致したときにのみ
一致信号が成立する。なおこの一致信号は一致信号成立
端すなわちィンバータ４６の直前、すなわちクロツクド
インバータ４３においてクロツクパルス◇に同期してい
るので、クロツクパルスシに対するその成立タイミング
の遅れ時間も小さくなるという効果を奏する。
，ｑ３はすでに“１”レベルになっている。この後上記
カウント出力信号ｑ，〜ｑ３夫々よりも半ビット分シフ
トされる、カウンタ回路２１の実際のカウント数を表わ
すカウント出力信号Ｑ・〜Ｑは、第７図に示すように全
て“１”レベルとなる。すなわち上記カウント出力信号
Ｑ，〜Ｑはカウント数「７」に対応していて、これはフ
ルカウント状態であることを示している。前記信号ｑ，
〜ｑ３が共に“１”レベルであると、各アンドゲート３
２，３６，４０の出力信号は“１”レベル、各ノアゲー
ト３３，３７，４１の出力信号は“０”レベルとなり、
さらにノアゲート３４，３８，４２の出力信号は共に“
０”レベルとなる。この結果第７図に示すようにノアゲ
ート４３の出力信号Ｅ，Ｑは、ｑ，の成立期間“１”レ
ベルとなる。次にクロックパルスマの第７番目のパルス
成立期間に、前記ノアゲート４３に続くクロックドィン
バータ４５は、このノアゲート４３の出力信号Ｅ，Ｑを
読み込む。このとき信号Ｅ，Ｑの成立期間はクロックパ
ルスマの１ビット分持続するので、上記クロックドィン
バータ４５の出力信号１，Ｅ，Ｑは第７図に示すように
“０”レベルに立下る。次に第７番目のクロツクパルス
？の成立期間後、クロツクパルス◇の“０”レベルの期
間にクロツクドインバータ４７が上記インバータ４６の
出力信号を反転する。この結果第７番目のクロックパル
ス◇の成立期間後に続くクロツクパルス？の“０”レベ
ルの期間では、インバータ４６の入力端の信号すなわち
信号１，Ｅ，Ｑは第７図に示すように“０”レベルとな
る。したがってインバータ４６の出力信号Ｅ，Ｑ，Ｓは
第７図に示すように、前記カウンタ回路２１の実際のカ
ウント出力信号Ｑ，〜Ｑが共に“１”レベルとなる期間
“１”レベルとなる。すなわちこの場合一致信号が成立
したことになる。このようにカウンタ回路２１の力ゥン
ト数を表わすカウント出力信号Ｑ，〜Ｑ３が予め設定さ
れたビットデータＬＤ，〜ＬＤ３と一致したときにのみ
一致信号が成立する。なおこの一致信号は一致信号成立
端すなわちィンバータ４６の直前、すなわちクロツクド
インバータ４３においてクロツクパルス◇に同期してい
るので、クロツクパルスシに対するその成立タイミング
の遅れ時間も小さくなるという効果を奏する。
このように供給されるクロックパルス？を順次カウント
するカウンタ回路の、カウント出力信号Ｑ，〜Ｑ夫々の
半ビットシフト前の信号ｑ，〜ｑ３夫々と、予め設定さ
れたビットデータＬＤ，〜ＬＤ３夫々とを比較し、さら
にこの比較信号を上記クロックパルスぐの半ビットシフ
トし、上記比較信号に成立するクロツクパルスぐの半ビ
ット以下のパルス長の“１”レベル信号を検出しないよ
うにしたことにより、カウント数が予め設定されたビッ
トデータＬＤ，〜ＬＤ３で表現されるカウント数と一．
致したときのみ一致信号が成立し、もってカウント出力
が伝達される信号線の浮遊容量の値にかかわらず誤動作
を起こすことのない同期式カゥンタ回路のカウンタ数比
較検出回路を提供することができる。
するカウンタ回路の、カウント出力信号Ｑ，〜Ｑ夫々の
半ビットシフト前の信号ｑ，〜ｑ３夫々と、予め設定さ
れたビットデータＬＤ，〜ＬＤ３夫々とを比較し、さら
にこの比較信号を上記クロックパルスぐの半ビットシフ
トし、上記比較信号に成立するクロツクパルスぐの半ビ
ット以下のパルス長の“１”レベル信号を検出しないよ
うにしたことにより、カウント数が予め設定されたビッ
トデータＬＤ，〜ＬＤ３で表現されるカウント数と一．
致したときのみ一致信号が成立し、もってカウント出力
が伝達される信号線の浮遊容量の値にかかわらず誤動作
を起こすことのない同期式カゥンタ回路のカウンタ数比
較検出回路を提供することができる。
第１図は従来の同期式カウンタ回路のカウンタ数比較検
出回路の構成図、第２図は上記従釆回路の１部分の詳細
図、第３図および第４図は夫々上記従来回路を説明する
ためのタイミングチャート、第５図はこの発明の１実施
例の構成図、第６図は上記実施例の１部分の詳細図、第
７図は上記実施例を説明するためのタイミングチャート
である。 １１，１８，２０…・・・シフト回路、１２，４６…・
・・インバータ、１３，１５・・・・・・オアゲート、
１４，１６……ナンドゲート、１７，１９，３２，３６
，４０・・・・・・アンドゲート、２１・・・・・・同
期式８進バィナリカウンタ回路、３１，３５，３９・・
・・・・信号線、３３，３４，３７，３８，４１，４２
，４３・・・・・・ノアゲート、４４・・・・・・比較
回路、４５，４７……クロックドィンバータ、４８……
半ビットシフト回路、５１，５３，５４，５６．．・．
．・クロツクドインバータ、５２，５５……インバータ
。 第１図第２図 第３図 第４図 第５図 第６図 第７図
出回路の構成図、第２図は上記従釆回路の１部分の詳細
図、第３図および第４図は夫々上記従来回路を説明する
ためのタイミングチャート、第５図はこの発明の１実施
例の構成図、第６図は上記実施例の１部分の詳細図、第
７図は上記実施例を説明するためのタイミングチャート
である。 １１，１８，２０…・・・シフト回路、１２，４６…・
・・インバータ、１３，１５・・・・・・オアゲート、
１４，１６……ナンドゲート、１７，１９，３２，３６
，４０・・・・・・アンドゲート、２１・・・・・・同
期式８進バィナリカウンタ回路、３１，３５，３９・・
・・・・信号線、３３，３４，３７，３８，４１，４２
，４３・・・・・・ノアゲート、４４・・・・・・比較
回路、４５，４７……クロックドィンバータ、４８……
半ビットシフト回路、５１，５３，５４，５６．．・．
．・クロツクドインバータ、５２，５５……インバータ
。 第１図第２図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- １ １段のカウンタが加算出力とキヤリー出力とを得る
加算回路およびこの加算回路の加算出力が入力として供
給され第１、第２のクロツクパルスに基づいて入力を半
ビツト単位でシフトし、１ビツトシフトを行なう１ビツ
トシフト回路で構成され、各段の加算回路にはその段の
カウンタの１ビツトシフト回路の１ビツトシフト出力お
よび前段のカウンタの加算回路で得られるキヤリー出力
が供給され、上記カウンタを複数個多段接続してなる同
期式カウンタ回路と、上記各１ビツトシフト回路の半ビ
ツトシフト出力と予め設定された各ビツトデータとの一
致を夫々比較検出する比較部と、上記比較部で得られる
検出出力が入力として供給され上記第１、第２のクロツ
クパルスの一方で制御されるクロツクドゲート回路から
なり、上記検出出力を上記クロツクパルスの半ビツト分
だけシフトして一致信号を発生するシフト部とを具備し
、上記比較検出部における検出出力が上記クロツクパル
スの半ビツト以下の場合には上記シフト部から一致信号
を発生しないように構成したことを特徴とする同期式カ
ウンタ回路のカウント数比較検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227778A JPS601785B2 (ja) | 1978-02-28 | 1978-02-28 | 同期式カウンタ回路のカウント数比較検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227778A JPS601785B2 (ja) | 1978-02-28 | 1978-02-28 | 同期式カウンタ回路のカウント数比較検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54114967A JPS54114967A (en) | 1979-09-07 |
| JPS601785B2 true JPS601785B2 (ja) | 1985-01-17 |
Family
ID=12078256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227778A Expired JPS601785B2 (ja) | 1978-02-28 | 1978-02-28 | 同期式カウンタ回路のカウント数比較検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601785B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180020510A1 (en) * | 2015-02-17 | 2018-01-18 | Illinois Tool Works, Inc. | Apparatus and method for defrosting and/or cooking foods |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171130A (ja) * | 1982-03-31 | 1983-10-07 | Matsushita Electric Ind Co Ltd | プログラマブルカウンタ |
-
1978
- 1978-02-28 JP JP2227778A patent/JPS601785B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180020510A1 (en) * | 2015-02-17 | 2018-01-18 | Illinois Tool Works, Inc. | Apparatus and method for defrosting and/or cooking foods |
| US10681781B2 (en) * | 2015-02-17 | 2020-06-09 | Illinois Tool Works Inc. | Apparatus and method for defrosting and/or cooking foods |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54114967A (en) | 1979-09-07 |
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