JPS59500078A - デ−タラツチ用リセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データラッチ用リセット回路 発明の背景 発明の分野 本発明は、一般的にはリセット回路に関するものであり、更に具体的に云うとＤ −Ａ変換器のデータラ＞ト用リセット回路に関する。

背景技術 バイポーラトランジスタを用いて実施されているＤ−Ａ変換器は代表的な場合に はスイッチとして機能する複数の差動トランジスタ対を有する。２進数を表わす デジタル入力信号は各スイッチのオン−オフ状態を決定し、そこでは各スイッチ のオン状態は２進基準化ビツト電流（ｂｉｎａｒｙ　５ｃａｌＡｄ　ｂｉｔ　ｃ ｕｒｒｅｎｔ　）を加算バスに供給してデジタル入力信号に対応するアナログ信 号を作る。

出力をランチできる典型的なスイッチはデジタル入力信号および反転デジタ・し 入力信号によりバイアスされる第１差動トランジスタ対、交差結合され、かつ第 １対の出力に応動する第２差動トランジスタ対、第１および第２対の出力に応動 して出力電流を加算バス（ｓｕｍｍｒ　ｎｇ　ｂｕｓ　）に向ける第６差動トラ ンジスタ対、およびトグルおよびラッチ信号に応動して第１又は第２対を使用可 能にする（ｅｎａｂｔｅ）第４差動トランジスタ対を含む。ラッチをリセットす るために、バイアスオンされている交差結合した対の一方のトランジスタのベー スから大地へ電流を分路するトランジスタが具えられている。電圧が交差結合し た対のもう一方のトランジスタのベースにおける電圧以下に引き下げられると、 交差結合した対はそのオン−オフ状態を反転させ、ラッチ可能スイッチをリセッ トする。

しかし、この構成はリセットモードにおいて望ましくない量の電力を消費し、論 理しきい値を整合することがむつかしい。更に、容量性負荷は不平衡を加え、リ セット回路は電圧がドライブされた時だけ早くなる。

このスイッチのリセット部分に対するもう１つの周知の構成は、＄４差動トラン ジスタ対のコレクタに電流を分路するトランジスタを有する。しかし、前の構成 と同様に、容量性負荷は不平衡を加え、すべての応用例において論理しきい値を 整合することがむつかしい。更に、この構成はリセットトランジスタの過度の飽 和（ｈａｒｄｓａｔｕｒａｔｉｏｎ　）を必要とする。

従って必要とされているのは、速度が早く、論理しきい値が整合し、電力消費量 が少なく、ラッチに不平衡を加えないデータラッチ用リセット回路である。

発明の要約 従って本発明の目的は、改良さｔたデータラッチ用リセット回路を提供すること である。

本発明のもう１つの目的は、データラッチとともに整合した論理しきい値を有す るリセット回路を提供することである。

本発明のもう１つの目的は、リセットモードにおいて電力消費量の少ないデータ ラッチ用リセット回路を提供することである。

本発明のもう１つの目的は、ラッチに不平衡を加えないデータラッチ用リセット 回路を提供することである。

本発明の上述の、およびその他の目的を１つの形で達成する場合には、Ｄ−Ａ変 換器のデータラッチとともに有用な改良されたリセット回路が具えられている。

出力スイッチ素子（ｓｗｉｔｃｈｉｎｇ　ｄｅｖｉｃｅ）はデータラッチに結合 されてノードから電流を引き込み、データラッチのラッチされた位置を制御する 。出力スイッチ素子をバイアスさせる手段は、高および低状態を有する入力に応 動する入力スイッチ素子、および入力スイッチ素子と出力スイッチ素子に結合さ れた差動スイッチ素子対を含む。

本発明の上述の、およびその他の目的、特徴および利点は、添付の図面とともに 下記の詳細な説明から更によく理解されるであろう。

図面の簡単な説明 単一の１面は、本発明の好ましい実施例の概略図である。

発明の詳細な説明 図面を参照すると、本発明によるリセット回路１０は導線１４を介してデータラ ッチ１２および追加（付加）のラッチに結合されている。リセット回路１０はい かなる形のラッチ回路をリセットするのにも用いられ、図示したデータラッテ１ ２に１艮定されるものではない。データラッチ１２はエミッタ結合ＮＰＮ　トラ ンジスタ１６および１８からなるモード制御差動対を含む。ラッチ電流源２０は 第Ｉ　ＶＥＥ導線２２を介する負電圧Ｖゆとトランジスタ１６および１８のエミ ッタとの間に結合されている。負電圧Ｖゆはその代わりに接地してもよい。トラ ンジスタ１６および１８のベースはそれぞれトーケル信号導線２４およびラッチ 信号導線２６に接続されている。トグル信号とラッチ信号は相補的であるので、 一定時間にはトランジスタ１６および１８のうちの１つだけがラッチ回路１２の 残りの部分から電流を伝導する。

トランジスタ１６のコレクタはデータ入力差動対トランジスタ２８および３０の 結合エミッタに接続されている。

トランジスタ２Ｂおよび６０のコレクタはそれぞれノード６２およびろ４に接続 され、ノード３２および６４はそれぞれトランジスタ４０および３８によりＶ。

。４線３乙に結合されている。デジタル入力導線４２およびしきい値電圧導線４ ４はそれぞれトランジスタ２８および３０のベースに接続され、それによりしき い値信号に比較した入力信号はトグル信号がトランジスタ１６によって受信され つつある時にノード６２および６４における電圧差を決定する。

トランジスタ１８のコレクタは交差結合差動対トランジスタ４６および４８の結 合エミッタに接続されている。トランジスタ４６のベースおよびコレクタはそれ ぞれノード６２および６４に接続され、一方トランジスタ４８のベースおよびコ レクタはそれぞれノード３４および６２に接続されている。

動作において、バイアス電圧（Ｖｃｃ）は、導線３６において印加され、こｔは ノード３２および６４に電圧電位を与える。トランジスタ１６のベースにおける トグル信号は、“高”ビット入力がトランジスタ２８をオンにするとトランジス タ１６にノード６２から電流を伝導させる。低ビツト入力がトランジスタ２８を オフにすると、トランジスタ６０はオンになり、ノード３４における電圧を低下 させ、ノード６２における電圧を上昇させる。

トランジスタ１８のベースにおけるラッチ信号はトランジスタ１８をオンにし、 ラッチ信号が受信された時にどのノードを通って電流が流れるかによってノード ３２又は６２からの電流パスを使用可能にする。例えば、電流パスが、抵抗７１ Ｏ，トランジスタ２８およびトランジスタ１６から構成されるならば、ラッチ信 号が受信される時にノードろ４は高である。従って、トランジスタ４８はバイア スオンされ、抵抗４０．トランジスタ４８およびトランジスタ１８を含むパスに 沿って電流を分路し、従って電流はデジタル入力によって影響されない。

リセット回路１０は、能動低リセット信号に応動するベース、大地（その代わり にＶ■でもよいバイアス電圧）に接続されているコレクタ、およびダイオード５ ２のの陰極に接続されているエミッタを有するＰＮＰ　）ランジスタ５０を含む 。ダイオード５２の陽極は第１電流源５４によってバイアス電圧Ｖ。０に結合さ れており、トランジスタ５６のベースに接続されている。ＰＮＰ　トランジスタ ５６および５８は差動トランジスタ対を構成し、それらのエミッタは第２電流源 ６０によってＶ。０に結合されている。トランジスタ５８のベースおよびコレク タはそｔぞれ４ｖＢＥのしきい値電圧および大地に接続されている。トランジス タ５６のコレクタはダイオード６２の陽極に接続され、その陰極は抵抗６４によ って接地されている。ダイオード６２の陰極はまたトランジスタ６６のベースに 接続されている。ダイオード５２ｚよび６２は、しきい値レベルをセラトスるた めの電圧低下としてこの回路に含まれて℃・る。トランジスタ６６のエミッタは 接地されており、そのコレクタは導線１４に接続されている。トランジスタ６８ のコレクタはトランジスタ５６のコレクタに接続され、トランジスタ６８のエミ ッタは導線１４に接続されている。トランジスタ６Ｂのベースはμ〜のしきい値 電圧に応動する。

導線１１！ｌは抵抗７０によって各ラッチ回路１２に結合されている。抵抗７０ はトランジスタ６００第２エミツタニ接続されている。トランジスタろ０は２重 エミッタＮＰＮ　）うンジスタとして示されているが、その代わりにコレクタが ノード５４に接続されベースが導線４４に接続されている２個の別々の並列トラ ンジスタでもよい。更に、もし電圧および電源の極性が同じように逆になってい れば、ヌ示されているＮＰＮ　）ランジスタはＰＮＰ　）ランジスタでもよく、 図示されているＰＮＰ　）ランジスタはＮＰＮ　）ランジスタでもよい。また、 もしバイアス電圧がそれに応じて変更されていれば、ＮＰＮおよびＰＮＰ　）ラ ンジスタの代わりにＮＭＯ８およびＰＭＯ３トランジスタを用いてもよい。

リセット信号が低になると、リセット機能が働く。リセット信号が２ｖゆのＴＴ Ｌ　Ｌきい値以下になると、電流が抵抗６４に向けられる。リセット信号がが１ 以下になると、トランジスタ５６のベースをもう一方の差動対トランジスタ５８ によって決定される４ｖ健しきい値以下にし、それによりトランジスタをオンに し、電流を抵抗６４に供給する。抵抗６４の値および電流源６０の電流は、それ らの積がトランジスタ６６のベース−エミッタ接合によってクランプされていな い場合には抵抗６４両端の電圧低下１Ｖよを超えるようにすべきである。この基 準を超えた過剰電流はトランジスタ６６に対するベースドライブとして利用可能 であり、トランジスタ６６の電流利得と乗算した場合にデータラッテ１２のリセ ット電流要件を満たす量とすべきである。トランジスタ６６はすべてのラッチ回 路１２のトランジスタ６０から電流を引き込む。従って、デジタル入力信号がラ ッチされ、ノード３４がノード３２に比べて高になると、リセット信号は交差結 合した差動対トランジスタ４６および４８の状態を反転させる。トランジスタ６ ６のコレクタはトランジスタ６８により”ＢＥにおいてクランプされ、従ってリ セッティング電流は抵抗７０の値および抵抗７０両端の１ｖ□の電圧低下から予 測できる。

トランジスタ６８はトランジスタ６６をオンにするトランジスタ５６のドライビ ング電流からトランジスタ６６に対する余分のベースドライブ電流を除去する。

このループはトランジスタ６６のコレクタ電流を、トランジスタ６６−＼のベー スドライブとは関係なく抵抗７０両端に１’ＢＥを生じさせるのに必要な量だげ に制限する。トランジスタ６６は能動リセットモードの期間中だけ最少の電力消 費量で導通する。電力消費は主として抵抗７０の値によって制限される。能動リ セット回路１０が発生させるノード３２および６４における電圧差の成分は、抵 抗３８の値を抵抗７０の値で割りｈ嘗を掛けたものに等しい。この電圧成分はリ セット動作の成功を保証するためには電流源２０および抵抗４０が発生させる電 圧差成分を上廻らなければならない。電流源２０の電流が温度およびグロセッシ ングについて抵抗４０　、５’８および７０を追跡する（　ｔｒａｃｋ　）抵抗 から誘導されるならば、適切なりセツティング動作はこれらの抵抗の比率値のみ に依存する。ノード３２および６４における上述した電圧差成分の大きさの和は 、トランジ補正書のＷ訳文提出書（特許法第１８４条７の第１項）　補　正昭和 、８年９月２０　Ｂ　請求の範 ｔ　コレ 特許庁長官　若杉和夫殿　７，４７３゜を特許出願の表示　む第Ｉ　ＮＰＮ 国際出自番号　ＰＣＴ／ＵＳ８３１０００２７　入力端子データラッチ用リセッ ト回路　第１　ＮＰＮ　ト名称　モトローラ・インコーホレーテッド　ンジスタ と代表者　ラウナー、ビンセント　ジエイ　第１およ国　籍　アメリカ合衆国　 入力端子、 住　所　東京都豊島区南長崎２丁目５番２号　−７を１９８６年４月２２日　出 方ユイッ 巨囲 ／フタを出力端子に結合させ、エミッタを第１１圧に結合させ前記出力端子から 電流を引き込ｑトランジスタと、 −および前記第１　ＮＰＮ　）ランジスタのベースにリセット信号が第１状態に ある場合には前記・ランジスタをバイアスさせる手段と、端子からの電流を制限 し、エミッタを前記出合させ、ベースを前記第１しきい値電圧に結しクタを前記 手段に結合させた第２　ＮＰＮ　トラ−１を具え、 にび第２状態を有するリセット信号に応動するおよび出力端子を有するリセット 回路。

手段は、 ぐ前記入力端子に結合させ、コレクタを第１バに結合させ、前記リセット信号に 応動する入ングトランジスタと、 スイッチングトランジスタのエミッタと前記／チ素子のベースに結合され、第２ しきい値電る差動スイッチ素子対とを含む 回部１項によるリセット回路。

入力スイッチ素子は、ベースを前記入力端子、コレクタを第１バイアス電圧に結 合させ、（２） エミッタを前記差動スイッチ素子対に結合させた第１ＮＰＮ　トランジスタを含 む請求の範囲第２項によるリセット回路。

４、前記差動スイッチ素子対は、 ベースを前記入力スイッチングトランジスタのエミッタに結合させ、コレクタを 前記出力スイッチ素子のベースに結合させ、エミッタを第２バイアス電圧に結合 させた第１　ＰＮＰ　トランジスタと、 ベースを第２しきい値電圧に結合させ、コレクタを第１バイアス電圧に結合させ 、エミッタを前記第２バイアス電圧に結合させた第２　ＰＮＰ　トランジスタと 、を含む請求の範囲第２項によるリセット回路。

５、　高および低状態を有する入力に応動し、前記第１および第２状態を決定す るノードから引き込むことによってラッチ可能第１および第２状態を有する１個 又は複数のデータラッチをリセットするリセット回路にして、コレクタをノード に結合させ、エミッタな第１バイアス電圧に結合させ前記ノードから電流を引き 込む第１　ＮＰＮトランジスタと、 前記入力および前記第Ｉ　ＮＰＮ　トランジスタのベースに結合され、前記入力 が前記状態のうちの１つにある場合には前記ｉ　１　ＮＰＮ　トランジスタをバ イアスさせる手段と、前記ノードからの電流を制限し、エミッタを前記ノードに 結合させ、ベースを第１バイアス電圧に結合させ、コレクタを前記手段に結合さ せる第２　ＮＰＮ　）ランジスタと、を具えるリセット回路。

６、　前記手段は、 前記入力に応動し出力を与える入力スイッチ素子と、前記入力スイッチ素子と前 記出力スイッチ素子のベースに結合され、第２しきい値電圧と前記入力スイッチ 素子の前記出力に応動する差動スイッチ素子対と、を具える 請求の範囲第５項によるリセット回路。

ｌ　前記入力スイッチ素子は、ベースを前記入力に結合させ、コレクタを第１バ イアス電圧に結合させ、エミッタを前記差動スイッチ素子対に結合させる第１　 ＰＮＰ　トランジスタを具える請求の範囲第６項によるリセット回路。

ａ　前記差動スイッチ素子対は、 ベースを前記入力スイッチ素子に結合させ、コレクタを前記出力スイッチ素子の ベースに結合させ、エミッタを第２バイアス電圧に結合させる第１　ＰＮＰ　） ランジスタと、 ベースを＄２しきい値電圧に結合させ、コレクタを第１バイアス電圧に結合させ 、エミッタを前記第２バイアス電圧に結合させた第２　ＰＮＰ　）ランジスタと 、を具える請求の範囲第６項によるリセット回路。

９　高および低状態を有するリセット入力に応動してラッチ可能第１および第２ 状態を有する１個又は複数のデータラッチをリセットし、前記データラッチはし きい電圧と第１および第２状態を有するデジタル入力信号に応動すゐデータ入力 差動スイッチ素子対、前記データ入力差動スイッチ素子対の出力に応動する交差 結合差動スイッチ素子対、および電流源が発生させた電流をトグル信号を受信し た場合には前記データ入力差動スイッチ素子対・＼向はラッチ信号を受信した場 合には前記交差結合差動スイッチ素子対へ向ける手段とを含むリセット回路にし て、 交差結合差動スイッチ素子対に結合され、前記交差結合差動スイッチ素子対の１ つから電流を引き込む出力スイッチ素子と、 前記交差結合差動スイッチ素子対の１つからの電流を制限する手段と、 前記リセット入力に応動し出力を与える入力スイッチ素子と、 前記入力スイッチ素子と前記出力スイッチ素子に結合され、前記入力スイッチ素 子の前記出力に応動する差動スイッチ素子対と、を具えるリセット回路。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 先　出力端子に結合されたコレクタおよび第１バイアス電圧に結合されたエミッ タを有し前記出力端子から電流を引き込む出力スイッチングトランジスタと、入 力端子および前記スイッチングトランジスタのベースに結合され、リセット信号 が第１状態にある場合には前記スイッチ素子をバイアスする手段と、を具えるこ とを特徴とする、 入力端子および出力端子を有し前記入力端子は第１および第２状態を有するリセ ット信号に応動するリセット回路。 ２、前記出力端子からの電流を制限するクランプ素子を更に具え、該クランプ素 子は、第１しきい電圧に応動し、前記出力端子と前記手段との間に結合される請 求の範囲第１項によるリセット回路。 ろ、前記手段は、 ベースを前記入力端子に結合させ、コレクタを第１バイアス電圧に結合させ、前 記リセット信号に応動する入力スイッチングトランジスタと、 前記入力スイッチングトランジスタのエミッタおよび前記出力スイッチ素子のベ ースに結合され第２しきい値電圧に応動する差動スイッチ素子対と、を含む、請 求の範囲第１項によるリセット回路。 ４、＠記差動スイッチ素子対は、 ベースを前記入力スイッチングトランジスタのエミッタに結合させ、コレクタを 前記出力スイッチ素子のベースに結合させ、エミッタを第２バイアス電圧に結合 させた第Ｉ　ＰＮＰ　トランジスタと、 ベースを第２しきい値電圧に結合させ、コレクタを第１バイアス電圧に結合させ 、エミッタを前記第２バイアス電圧に結合させた第２　ＰＮＰ　）ランジスタと を含む、請求の範囲＄３項によるリセット回路。 ５、高および低状態を有する入力に応答し、前記＄１および第２状態を決定する 電流をノードから引き込むことによってランチ可能な第１および第２状態を有す る１個又は複数のラッチをリセットするリセット回路にして、ノードに結合され 前記ノードから電流を引き込む出力スイッチ素子と、 前記入力および前記出力スイッチ素子に結合され、前記入力が高および低状態の うちの１つの状態にある場合には前記出力スイッチ素子をバイアスさせる手段と 、を含むリセット回路。 ６、＠配出力スイッチデバイスは、コレクタを第１ノードに結合させ、エミッタ を第１バイアス電圧に結合させ、ベースを前記手段に結合させた＠　１　ＮＰＮ 　トランジスタを具える請求の範囲第５項によるリセット回路。 Ｚ　前記ノードからの電流を制限し、第１しきい値電圧に応答して前記ノードと 前記手段との間に結合されたクランプ集子を更に含む請求の範囲第５項によるリ セット回路。 ａ　前記手段は、 前記入力に応動し出力を与える入力スイッチ素子と、前記入力スイッチ菓子と前 記出力スイッチ素子のベースとに結合され、第２しきい電圧と前記入力スイッチ 菓子の前記出力に応動する差動スイッチ素子対とを含む請求の範囲第６項による リセット回路。 ９　前記差動スイッチ素子対は、 ベースを前記入力スイッチ素子に結合させ、コレクタを前記出力スイッチ素子の ベースに結合させ、エミッタを第２バイアス電圧に結合させた第１　ＰＮＰ　ト ランジスタと、 ベースを第２しきい値電圧に結合させ、コレクタを第１バイアス電圧に結合させ 、エミッタを前記第２バイアス電圧に結合させた第２　ＰＮＰ　ｌ−ランジスタ とを含む、請求の範囲第８項によるリセット回路。 １０、高および低状態を有するリセット入力に応動してラッチ可能第１および第 ２状態を有する１個又は複数のデータラッチをリセットし、前記データラッチは しきい値電圧と第１および第２状態を有するデジタル入力信号とに応動するデー タ入力差動スイッチ素子対、前記データ入力差動スイッチ素子対の出力に応動す る交差結合差動スイッチ素子対、および電流源により発生される電流を、トグル 信号を受信した場合には前記データ入力差動スイッチ素子対・＼向け、ラッチ信 号を受信した場合には前記交差結合差動スイッチデバイス対・＼向ける手段を含 むリセット回路にして、 前記交差結合差動スイッチ素子対に結合され前記結合差動スイッチ素子対の１つ から電流を引き込む出力スイッチ素子と、 前記交差結合差動スイッチ素子対の１つからの電流を制限する手段と、 前記リセット入力に応動し出力を有する入力スイッチ素子と、 前記入力スイッチ素子と前記出力スイッチ素子に結合され前記入力スイッチ菓子 の前記出力に応動する差動スイッチ素子対と、を具えるリセット回路。