JPS5951175B2 - パルス数積分回路 - Google Patents
パルス数積分回路Info
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- JPS5951175B2 JPS5951175B2 JP1261676A JP1261676A JPS5951175B2 JP S5951175 B2 JPS5951175 B2 JP S5951175B2 JP 1261676 A JP1261676 A JP 1261676A JP 1261676 A JP1261676 A JP 1261676A JP S5951175 B2 JPS5951175 B2 JP S5951175B2
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- JP
- Japan
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- capacitor
- field effect
- voltage
- effect transistor
- circuit
- Prior art date
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- Expired
Links
- 230000010354 integration Effects 0.000 title claims description 5
- 239000003990 capacitor Substances 0.000 claims description 19
- 230000005669 field effect Effects 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はパルス数−電圧変換器に関するもので、ＡＤ／
ＤＡ変換器の一部として用いることができる。
ＤＡ変換器の一部として用いることができる。
近年、信号処理のテ゛イジタル化が進み、それ伴いアナ
ログ量とディジタル量を相互に変換する装置に対する要
求が高まっている。
ログ量とディジタル量を相互に変換する装置に対する要
求が高まっている。
この変換装置の基本原理として従来より広く行われてい
る技術において、精度が要求される場合には演算増幅器
を利用したミラー積分器や定電流回路とスイッチ回路を
組み合わせた回路、もしくは抵抗回路網を用いた回路に
よるもの等で１回路として複数であり、集積化も困難で
あった。
る技術において、精度が要求される場合には演算増幅器
を利用したミラー積分器や定電流回路とスイッチ回路を
組み合わせた回路、もしくは抵抗回路網を用いた回路に
よるもの等で１回路として複数であり、集積化も困難で
あった。
一方簡単な回路として蓄電器と抵抗を用いた積分回路が
あるが、この回路では、入力対出力特性に線形性が損わ
れ、歪を生ずる欠点があった。
あるが、この回路では、入力対出力特性に線形性が損わ
れ、歪を生ずる欠点があった。
本発明の目的は前記従来の欠点を解決せしめたパルス数
積分回路を提供することにある。
積分回路を提供することにある。
本発明によればあらかじめ充電される蓄電器Ｃ○とこれ
より電荷の供給を受ける蓄電器Ｃ△を有し、該各蓄電器
Ｃ○とＣ△の片方の極および前記蓄電器Ｃ△の同じ側の
極と接地との間を２個の電界効果トランジスタＴ１．Ｔ
２のソース・ドレインでそれぞれ接続し、前記蓄電器Ｃ
○とＣ△のもう一方の極を一定電位に保ち、蓄電器Ｃ○
に接続された電界効果トランジスタＴ１の導通状態でゲ
ートに印加する電圧を電界効果トランジスタＴ１のドレ
イン端子電圧と該電界効果トランジスタＴ１の閾値電圧
の和より低く選んで、各電界効果トランジスタＴ１．Ｔ
２のゲートを交互に開くことにより、前記蓄電器Ｃ○に
貯えられた電荷を電界効果トランジスタＴ１のゲートを
導通状態にした回数に比例した量だけ放電させ、パルス
数を電圧に変換することを特徴とするパルス数積分回路
が得られる。
より電荷の供給を受ける蓄電器Ｃ△を有し、該各蓄電器
Ｃ○とＣ△の片方の極および前記蓄電器Ｃ△の同じ側の
極と接地との間を２個の電界効果トランジスタＴ１．Ｔ
２のソース・ドレインでそれぞれ接続し、前記蓄電器Ｃ
○とＣ△のもう一方の極を一定電位に保ち、蓄電器Ｃ○
に接続された電界効果トランジスタＴ１の導通状態でゲ
ートに印加する電圧を電界効果トランジスタＴ１のドレ
イン端子電圧と該電界効果トランジスタＴ１の閾値電圧
の和より低く選んで、各電界効果トランジスタＴ１．Ｔ
２のゲートを交互に開くことにより、前記蓄電器Ｃ○に
貯えられた電荷を電界効果トランジスタＴ１のゲートを
導通状態にした回数に比例した量だけ放電させ、パルス
数を電圧に変換することを特徴とするパルス数積分回路
が得られる。
前記本発明によれば所要素子が少く、非常に簡単で、Ｍ
Ｏ３形集積回路内に組み込むことも可能となり、製造も
非常に簡単となる等の特徴をもっており、しかも線形性
も損われない。
Ｏ３形集積回路内に組み込むことも可能となり、製造も
非常に簡単となる等の特徴をもっており、しかも線形性
も損われない。
以下本発明の一実施例として第１図の回路および第２図
の入力・出力電圧波形により、説明する。
の入力・出力電圧波形により、説明する。
第１図に示す本発明の一実施例において蓄電器Ｃ○およ
びＣ△を有し各々片方の端子をＭＯ３形電界効果トラン
ジスタ（以下ＭＯ８ＦＥＴと呼ぶ）を用いたスイッチＴ
１のドレイン・ソースと接点１．３で接続し、接点３と
接地を別のＭＯＳＦＥＴを用いたスイッチＴ２のドレイ
ン・ソースと各々接続されている。
びＣ△を有し各々片方の端子をＭＯ３形電界効果トラン
ジスタ（以下ＭＯ８ＦＥＴと呼ぶ）を用いたスイッチＴ
１のドレイン・ソースと接点１．３で接続し、接点３と
接地を別のＭＯＳＦＥＴを用いたスイッチＴ２のドレイ
ン・ソースと各々接続されている。
各々Ｔ１．Ｔ２のゲートに接続されてされている端子２
および４は互に逆位周相のパルスＱ、 Ｑ−により駆動
される。
および４は互に逆位周相のパルスＱ、 Ｑ−により駆動
される。
（第２図参照）。
ここで（（ｏ”状態ではＭＯＳＦＥＴは開放の状態にあ
るものとする。
るものとする。
まずもって端子１と接地の間にある電圧Ｖ○を印加し、
Ｃ○にＱ○＝Ｃ○Ｖ○なる電荷を蓄積させる。
Ｃ○にＱ○＝Ｃ○Ｖ○なる電荷を蓄積させる。
この際Ｔ１はＲ０１１状態、Ｔ２は導通状態にしてＣ△
の電圧を零にしておく。
の電圧を零にしておく。
その後、端子２にＶ○より低く、Ｔ１を導通させうる電
圧Ｖｐを印加する。
圧Ｖｐを印加する。
このときＴ２は（（０１１状態におく。
するとＴ１は負荷をＣ△としたソースフォロア増幅回路
を構成することになるのでＴ１の閾値電圧をＶｔとすれ
ば、Ｃ△にはＱ△＝Ｃ△（Ｖｐ −ｖｔ）だけの電荷が
Ｃ○より充電され端子１の電位ハＶ△＝ （Ｖｐ−Ｖｔ
） ｃ△／ＣＯだけ低下する（第２図においてｔｌの時
刻）。
を構成することになるのでＴ１の閾値電圧をＶｔとすれ
ば、Ｃ△にはＱ△＝Ｃ△（Ｖｐ −ｖｔ）だけの電荷が
Ｃ○より充電され端子１の電位ハＶ△＝ （Ｖｐ−Ｖｔ
） ｃ△／ＣＯだけ低下する（第２図においてｔｌの時
刻）。
次の時刻ｔ２を＜１０Ｊ＋とし、同時にＴ２のゲートに
電圧を加えて導通状態にすると、Ｃ△に貯えられていた
電荷はＴ２を通して放電する。
電圧を加えて導通状態にすると、Ｃ△に貯えられていた
電荷はＴ２を通して放電する。
この一連の動作をｎ回くり返せばＶ○≧Ｖｐ−Ｖｔの条
件を満たしている限りＣ○に貯えられている電荷のうち
ＮＱ△放電することになり、Ｖ○はＮＶ△だけ電圧が低
下する。
件を満たしている限りＣ○に貯えられている電荷のうち
ＮＱ△放電することになり、Ｖ○はＮＶ△だけ電圧が低
下する。
Ｖ△はＣ○とＣ△の比は又はＶｐにより広い範囲にわた
って任意に選ぶことができる。
って任意に選ぶことができる。
以上述べたように、本発明によれば各周期において１周
期前にＣ○に加わる電圧にかかわりなく、パルスが入る
ごとに一定の電荷を放電するため、簡単な回路にもかか
わらず非常に線形性の良いパルス数−電圧変換回路すな
わちパルス数積分回路が構成できる。
期前にＣ○に加わる電圧にかかわりなく、パルスが入る
ごとに一定の電荷を放電するため、簡単な回路にもかか
わらず非常に線形性の良いパルス数−電圧変換回路すな
わちパルス数積分回路が構成できる。
第１図は本発明における基本的回路、第２図は第１図の
回路が動作している際の入力・出力電圧波形を表わす。 図においてＴ１．Ｔ２は電界効果トランジスタ、Ｃ○、
Ｃ△は蓄電器、１，３は接点、２，４は端子。 Ｑ、 Ｑはそれぞれ第１図の端子２．端子４に供給され
るパルス電圧を示し、Ｖ○は出力波形を示す。
回路が動作している際の入力・出力電圧波形を表わす。 図においてＴ１．Ｔ２は電界効果トランジスタ、Ｃ○、
Ｃ△は蓄電器、１，３は接点、２，４は端子。 Ｑ、 Ｑはそれぞれ第１図の端子２．端子４に供給され
るパルス電圧を示し、Ｖ○は出力波形を示す。
Claims (1)
- １ あらかじめ充電される蓄電器Ｃ○とこれより電荷の
供給を受ける蓄電器Ｃ△を有し、該各蓄電器Ｃ○とＣ△
の片方の極および前記蓄電器Ｃ△の同じ側の極と接地と
の間を２個の電界効果トランジスタＴ１Ｔ２のソース・
ドレインでそれぞれ接続し、前記蓄電器Ｃ○とＣ△のも
う一方の極を一定電位に保ち蓄電器Ｃ○に接続された電
界効果トランジスタＴ１の導通状態でゲートに印加する
電圧を電界効果トランジスタＴ１のドレイン端子電圧と
該電界効果トランジスタＴ１の閾値電圧の和より低く選
んで各電界効果トランジスタＴ１．Ｔ２のゲートを交互
に開くことにより、前記蓄電器Ｃ○に貯えられた電荷を
電界効果トランジスタＴ１のゲート導通状態にした回数
に比例した量だけ放電させ、パルス数を電圧に変換する
ことを特徴とするパルス数積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261676A JPS5951175B2 (ja) | 1976-02-06 | 1976-02-06 | パルス数積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261676A JPS5951175B2 (ja) | 1976-02-06 | 1976-02-06 | パルス数積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5295960A JPS5295960A (en) | 1977-08-12 |
| JPS5951175B2 true JPS5951175B2 (ja) | 1984-12-12 |
Family
ID=11810301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261676A Expired JPS5951175B2 (ja) | 1976-02-06 | 1976-02-06 | パルス数積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951175B2 (ja) |
-
1976
- 1976-02-06 JP JP1261676A patent/JPS5951175B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5295960A (en) | 1977-08-12 |
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