JPS5951216B2 - 複数台インバ−タの負荷切替回路 - Google Patents
複数台インバ−タの負荷切替回路Info
- Publication number
- JPS5951216B2 JPS5951216B2 JP51160333A JP16033376A JPS5951216B2 JP S5951216 B2 JPS5951216 B2 JP S5951216B2 JP 51160333 A JP51160333 A JP 51160333A JP 16033376 A JP16033376 A JP 16033376A JP S5951216 B2 JPS5951216 B2 JP S5951216B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- inverter
- input
- oscillator
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 230000006698 induction Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 6
- 238000004804 winding Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Landscapes
- Supply And Distribution Of Alternating Current (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明は複数台インバータの出力を切替えて糸巻用誘導
電動機等の負荷を駆動する複数台インバータの負荷切替
回路に関し、同期投入検出回路で異常が生じてもインバ
ータによる負荷駆動が不可能になることがなく、負荷の
切替を同期づけて行うことが極めて容易であり、多数台
のインバータの負荷切替に好適な複数台インバータの負
荷切替回路を提供することを目的とする。
電動機等の負荷を駆動する複数台インバータの負荷切替
回路に関し、同期投入検出回路で異常が生じてもインバ
ータによる負荷駆動が不可能になることがなく、負荷の
切替を同期づけて行うことが極めて容易であり、多数台
のインバータの負荷切替に好適な複数台インバータの負
荷切替回路を提供することを目的とする。
以下本発明の一実施例を添附された図面と共に説明する
。
。
第１図は本発明に係る複数台インバータの負荷切替回路
の概要構成図であり、同図において１０はり／ｆ変換器
等の第１の発振器２０の電圧設定器であり、３０は第１
の発振器２０の後段に接続された第１のリングカウンタ
で゛あり、４０はこの第１のリングカウンタ３０の出力
に基づき糸巻用誘導動機等の負荷５０を駆動する第１の
インバータ’である。
の概要構成図であり、同図において１０はり／ｆ変換器
等の第１の発振器２０の電圧設定器であり、３０は第１
の発振器２０の後段に接続された第１のリングカウンタ
で゛あり、４０はこの第１のリングカウンタ３０の出力
に基づき糸巻用誘導動機等の負荷５０を駆動する第１の
インバータ’である。
同様に１１０は第２の発振器１２０の電圧設定器、１３
０は第２のリングカウンタ、１４０は第２のインバータ
であり、６０は切替接点であつて誘導電動機５０を第１
のインバータ４０もしくは第２のインバータ１４０へ接
続切替を行うために設けられている。又１００は第１、
第２の発振器２０、１２０の同期投入を行うための同期
投入検出回路であつて、第１のリングカウンタ３０の出
力Ｂ、第２の発振器１２０の出力Ｃ、第２のリングカウ
ンタ１３０の出力Ａに基づき論理演’算を行い、第１の
発振器２０、第２の発振器１２０の周波数が略等しくな
つた時点で、図示されない検出回路から与えられる同期
化指令Ｄに基づくシフトパルス信号ｆαを条件として発
生する出力により切替接点６０に切替指令Ｅを与えるよ
うに構成されている。本願の概略構成は上記のようであ
り、次に同期投入検出回路の具体的な回路構成の一例を
第２図を参照して説明する。
０は第２のリングカウンタ、１４０は第２のインバータ
であり、６０は切替接点であつて誘導電動機５０を第１
のインバータ４０もしくは第２のインバータ１４０へ接
続切替を行うために設けられている。又１００は第１、
第２の発振器２０、１２０の同期投入を行うための同期
投入検出回路であつて、第１のリングカウンタ３０の出
力Ｂ、第２の発振器１２０の出力Ｃ、第２のリングカウ
ンタ１３０の出力Ａに基づき論理演’算を行い、第１の
発振器２０、第２の発振器１２０の周波数が略等しくな
つた時点で、図示されない検出回路から与えられる同期
化指令Ｄに基づくシフトパルス信号ｆαを条件として発
生する出力により切替接点６０に切替指令Ｅを与えるよ
うに構成されている。本願の概略構成は上記のようであ
り、次に同期投入検出回路の具体的な回路構成の一例を
第２図を参照して説明する。
第２図において入力端１，Ｉには前述した同期化指令Ｄ
が、入力端１１，１１には同様に第２のリングカウンタ
１３０の出力Ａが、入力端１１１には第１のリングカウ
ンタ３０の出力Ｂが、入力端１には．第２の発振器１２
０の出力Ｃが、入力端Ｖ，Ｖには切替接点６０の切替完
了指令Ｆが夫々入力される。
が、入力端１１，１１には同様に第２のリングカウンタ
１３０の出力Ａが、入力端１１１には第１のリングカウ
ンタ３０の出力Ｂが、入力端１には．第２の発振器１２
０の出力Ｃが、入力端Ｖ，Ｖには切替接点６０の切替完
了指令Ｆが夫々入力される。
又Ｒ１〜Ｒ２３は抵抗、Ｃ１〜Ｃ５及びＣｌｌ，Ｃｌ２
はコンデンサ、Ｄ１〜Ｄｌｌ及びＤ２ｌ，Ｄ２２はダイ
オード、Ｔｒｌ〜Ｔｒ４はトランジスタ、ＩＣｌ〜ＩＣ
ｌ９はナンドゲＩート、＋Ｖは電源電位、ＣＯｍは共通
接地ラインである。又ナンドゲートＩＣｌ，ＩＣ３，Ｉ
Ｃ７，ＩＣ９，ＩＣｌｌ，ＩＣｌ２，ＩＣｌ６，ＩＣｌ
８のエネーブル端子には前述したダイオードもしくはコ
ンデンサが介挿されており、所定電位の印加によりその
インヒビツト，状態が解かれる。入力端１，Ｉ（７）後
段の抵抗Ｒ３とコンデンサＣ１により微分回路が構成さ
れており、ナンドゲートＩＣ５とＩＣ６により記憶回路
Ｒ．Ｓ．ＦＦｌが構成されている。又入力端１１，１１
には入力信号Ａのアイソレーシヨン用としてダイオ，ー
ドＤ２ｌ，Ｄ２２トランジスタＴｒ３により構成された
フオト・カツプラＰ．Ｃ．が介挿されており、ナンドゲ
ートＣ７の後段の抵抗Ｒｌ５とコンデンサＣ３は微分回
路を構成している。又入力端１１１の後段に接続された
ナンドゲートＩＣｌ２，ＩＣｌ３は微分回路を構成，し
ており、入力端Ｖ，Ｖの後段のナンドゲートＩＣｌ７の
出力端側には抵抗Ｒｌ９とコンデンサＣ５により微分回
路が構成されている。又論理制御部を構成するナンドゲ
ートＩＣ９の入力は第１のリングカウンタ３０の出力Ｂ
の微分信号Ｂ″と第２の発振器１２０の出力Ｃの反転信
号Ｃ″であり、又ナンドゲートＩＣ，のエネーブル端子
の入力は前述した同期化指令Ｄを微分した信号Ｄ″をプ
リセツト入力とするＲ．Ｓ．ＦＦｌの出力Ｄ″″（シフ
トパルス信号ｆαに相当）及び第２のリングカウンタ１
３０の出力Ａを微分した信号Ａ″である。記憶回路Ｒ．
Ｓ．ＦＦ２はこのナンドゲートＩＣ，の出力Ｈによりプ
リセツトされ、後段のトランジスタＴｒ２を駆動してリ
レーＲＹを励磁して切替接点６０の常開接点６０見を投
入して誘導電動機５０を切替えるように構成されている
。又Ｒ．Ｓ．ＦＦ４の他方の出力端の後段にはトランジ
スタＴｒｌが接続されており、このトランジスタＴｒｌ
の０ＦＦの際には可変抵抗器ＶＲによつて設定された電
圧がＶ／ｆ変換器等の第２の発振器１２０に与えられる
ように構成されている。本発明の一実施例は上記のよう
に構成されており、次にその動作について説明する。
はコンデンサ、Ｄ１〜Ｄｌｌ及びＤ２ｌ，Ｄ２２はダイ
オード、Ｔｒｌ〜Ｔｒ４はトランジスタ、ＩＣｌ〜ＩＣ
ｌ９はナンドゲＩート、＋Ｖは電源電位、ＣＯｍは共通
接地ラインである。又ナンドゲートＩＣｌ，ＩＣ３，Ｉ
Ｃ７，ＩＣ９，ＩＣｌｌ，ＩＣｌ２，ＩＣｌ６，ＩＣｌ
８のエネーブル端子には前述したダイオードもしくはコ
ンデンサが介挿されており、所定電位の印加によりその
インヒビツト，状態が解かれる。入力端１，Ｉ（７）後
段の抵抗Ｒ３とコンデンサＣ１により微分回路が構成さ
れており、ナンドゲートＩＣ５とＩＣ６により記憶回路
Ｒ．Ｓ．ＦＦｌが構成されている。又入力端１１，１１
には入力信号Ａのアイソレーシヨン用としてダイオ，ー
ドＤ２ｌ，Ｄ２２トランジスタＴｒ３により構成された
フオト・カツプラＰ．Ｃ．が介挿されており、ナンドゲ
ートＣ７の後段の抵抗Ｒｌ５とコンデンサＣ３は微分回
路を構成している。又入力端１１１の後段に接続された
ナンドゲートＩＣｌ２，ＩＣｌ３は微分回路を構成，し
ており、入力端Ｖ，Ｖの後段のナンドゲートＩＣｌ７の
出力端側には抵抗Ｒｌ９とコンデンサＣ５により微分回
路が構成されている。又論理制御部を構成するナンドゲ
ートＩＣ９の入力は第１のリングカウンタ３０の出力Ｂ
の微分信号Ｂ″と第２の発振器１２０の出力Ｃの反転信
号Ｃ″であり、又ナンドゲートＩＣ，のエネーブル端子
の入力は前述した同期化指令Ｄを微分した信号Ｄ″をプ
リセツト入力とするＲ．Ｓ．ＦＦｌの出力Ｄ″″（シフ
トパルス信号ｆαに相当）及び第２のリングカウンタ１
３０の出力Ａを微分した信号Ａ″である。記憶回路Ｒ．
Ｓ．ＦＦ２はこのナンドゲートＩＣ，の出力Ｈによりプ
リセツトされ、後段のトランジスタＴｒ２を駆動してリ
レーＲＹを励磁して切替接点６０の常開接点６０見を投
入して誘導電動機５０を切替えるように構成されている
。又Ｒ．Ｓ．ＦＦ４の他方の出力端の後段にはトランジ
スタＴｒｌが接続されており、このトランジスタＴｒｌ
の０ＦＦの際には可変抵抗器ＶＲによつて設定された電
圧がＶ／ｆ変換器等の第２の発振器１２０に与えられる
ように構成されている。本発明の一実施例は上記のよう
に構成されており、次にその動作について説明する。
例えば糸巻機の制御について考えると、通常第１のイン
バータ４０を誘導電動機５０の加速用として用い、この
誘導電動機５０が所定速度になつたら、次に定常運転用
の第２のインバータ１４０に切替えて運転している。
バータ４０を誘導電動機５０の加速用として用い、この
誘導電動機５０が所定速度になつたら、次に定常運転用
の第２のインバータ１４０に切替えて運転している。
今切替接点６０がＡ側に接続されて誘導電動機５０が第
１のインバータ４０により駆動されていたとする。第３
図のタイムチヤートを参照すれば、入力端１１１に入力
される第１のリングカウンタ３０の出力Ｂは時刻ｔ−ｔ
１でＨからＬとなり時刻ｔ＝Ｔ４でＬからＨになつたと
すると、ＩＣｌ３の出力は立上り微分出力となり、従つ
てＩＣｌ４により反転された出力Ｂは第３図Ｃのように
なる。
１のインバータ４０により駆動されていたとする。第３
図のタイムチヤートを参照すれば、入力端１１１に入力
される第１のリングカウンタ３０の出力Ｂは時刻ｔ−ｔ
１でＨからＬとなり時刻ｔ＝Ｔ４でＬからＨになつたと
すると、ＩＣｌ３の出力は立上り微分出力となり、従つ
てＩＣｌ４により反転された出力Ｂは第３図Ｃのように
なる。
又入力端１Ｖに入力される第３図ａに示されるような第
２の発振器１２０の出力Ｃは、そのパルス幅がインバー
タの転流期間幅に相当するように設定されており、ナン
ドゲートＩＣｌ５を通過した出力Ｃ″は第３図ｆに示さ
れるようになる。上記の出力Ｂ″とＣ″がＩＣ９の入力
となり論理演算されるわけであるが、ＩＣ，のエネーブ
ル端子のインヒビツトが解かれないと上記論理演算は実
行されない。そこでＩＣ９のエネーブル端子の入力につ
いて言及するならば、第３図ｇに示されるように例えば
時刻ｔ＝Ｔ３で同期化指令Ｄが入力端１，Ｉに与えられ
たとすれば、Ｒ３とＣ１で形成される微分回路で立上り
微分されて第３図ｈのようになり、この微分出力Ｄ″が
Ｒ．Ｓ．ＦＦｌのプリセツト入力として与えられその結
果出力Ｄ″″としては所定のパルス巾のシフトパルス信
号ｆαが得られ、このｆαがＩＣ９の一方のエネーブル
端子に入力される。
２の発振器１２０の出力Ｃは、そのパルス幅がインバー
タの転流期間幅に相当するように設定されており、ナン
ドゲートＩＣｌ５を通過した出力Ｃ″は第３図ｆに示さ
れるようになる。上記の出力Ｂ″とＣ″がＩＣ９の入力
となり論理演算されるわけであるが、ＩＣ，のエネーブ
ル端子のインヒビツトが解かれないと上記論理演算は実
行されない。そこでＩＣ９のエネーブル端子の入力につ
いて言及するならば、第３図ｇに示されるように例えば
時刻ｔ＝Ｔ３で同期化指令Ｄが入力端１，Ｉに与えられ
たとすれば、Ｒ３とＣ１で形成される微分回路で立上り
微分されて第３図ｈのようになり、この微分出力Ｄ″が
Ｒ．Ｓ．ＦＦｌのプリセツト入力として与えられその結
果出力Ｄ″″としては所定のパルス巾のシフトパルス信
号ｆαが得られ、このｆαがＩＣ９の一方のエネーブル
端子に入力される。
又この時第３図ｄに示されるように第２のリングカウン
タ１３０の出力Ａが入力端１１，ＩのフオトカツプラＰ
．Ｃ．に入力されるとトランジスタＴｒ３は０Ｎ，トラ
ンジスタＴ４は０ＦＦとなりナンドゲートＩＣ７の出力
がＸからＨになりその値が抵抗Ｒｌ５、コンデンサＣ３
で立上り微分されて第３図ｅに示されるようなパルスが
時刻ｔ＝Ｔ５で発生してこのパルスがＩＣ９の他方のエ
ネーブル端子に入力される。ナンドゲートＩＣ９ではエ
ネーブル端子の入力がＨの時だけインヒビツト状態が解
かれる。
タ１３０の出力Ａが入力端１１，ＩのフオトカツプラＰ
．Ｃ．に入力されるとトランジスタＴｒ３は０Ｎ，トラ
ンジスタＴ４は０ＦＦとなりナンドゲートＩＣ７の出力
がＸからＨになりその値が抵抗Ｒｌ５、コンデンサＣ３
で立上り微分されて第３図ｅに示されるようなパルスが
時刻ｔ＝Ｔ５で発生してこのパルスがＩＣ９の他方のエ
ネーブル端子に入力される。ナンドゲートＩＣ９ではエ
ネーブル端子の入力がＨの時だけインヒビツト状態が解
かれる。
従つて第３図のタイムチヤートにおいて時刻Ｔ。，ｔ，
’、時刻Ｔ６においてそのインヒビツト状態が解かれる
が゛ナンドゲートＩＣ．の入力信号Ｂ’とＣ’によりそ
の出力がＨになるのは時刻ｔ ＝Ｔ。だけであり、おの
時刻においてＲ．Ｓ．ＦＦ２へプリセツト入力が与えら
れＲ．Ｓ．ＦＦ２の出力はＨになりトランジスタＴｒ，
は導通しリレーＲＹは励磁されてその接点６０ａは投入
され切替接点６０はＡ側からＢ側に切替る。即ち第１と
第２の発振器の同期が完全にとれた状態で、誘導電動機
５０は第１のインバータ４０による加速運転から、第２
のインバータ１４０による定常運転に移行する。又切替
接点６０の投入より所定時間後例えばｔ＝Ｔ，で入力端
子Ｖ，Ｖに切替完了指令Ｆが与えられると、抵抗Ｒ，，
，コンデンサＣ。
’、時刻Ｔ６においてそのインヒビツト状態が解かれる
が゛ナンドゲートＩＣ．の入力信号Ｂ’とＣ’によりそ
の出力がＨになるのは時刻ｔ ＝Ｔ。だけであり、おの
時刻においてＲ．Ｓ．ＦＦ２へプリセツト入力が与えら
れＲ．Ｓ．ＦＦ２の出力はＨになりトランジスタＴｒ，
は導通しリレーＲＹは励磁されてその接点６０ａは投入
され切替接点６０はＡ側からＢ側に切替る。即ち第１と
第２の発振器の同期が完全にとれた状態で、誘導電動機
５０は第１のインバータ４０による加速運転から、第２
のインバータ１４０による定常運転に移行する。又切替
接点６０の投入より所定時間後例えばｔ＝Ｔ，で入力端
子Ｖ，Ｖに切替完了指令Ｆが与えられると、抵抗Ｒ，，
，コンデンサＣ。
により形成される微分回路により微分された信号はナン
ドゲートＩＣ，，，ＩＣ，，を介してＲ．Ｓ．ＦＦ２に
りセツト指令を与えてその状態を再び反転させて出力を
ＨからＬとするので、時刻ｔ ＝Ｔ。においてリレーＲ
Ｙは消磁し切替が完了したことになり、次の切替に対す
る待機状態となる。なお上記実施例では第２の発振器１
２０のパルス幅をインバータの転流期間巾に対応させ、
即ちパルスの立上り時点を転流開始時点に一致させるよ
うにしているので、負荷切替は負荷変動ない期間で実行
することができる。
ドゲートＩＣ，，，ＩＣ，，を介してＲ．Ｓ．ＦＦ２に
りセツト指令を与えてその状態を再び反転させて出力を
ＨからＬとするので、時刻ｔ ＝Ｔ。においてリレーＲ
Ｙは消磁し切替が完了したことになり、次の切替に対す
る待機状態となる。なお上記実施例では第２の発振器１
２０のパルス幅をインバータの転流期間巾に対応させ、
即ちパルスの立上り時点を転流開始時点に一致させるよ
うにしているので、負荷切替は負荷変動ない期間で実行
することができる。
又同期投入検出回路の一例として第２図の回路構成を示
したが、種々の変更を加えることは可能であり、負荷も
誘導電動機に限らず複数台のインバータの切替により順
次駆動されるものに適用し得る。以上述べてきたように
本発明に係る複数台インバータの負荷切替回路は、固別
の第１，第２の発振器を有する第１，第２のインバータ
の出力を切替えて負荷を駆動するものにおいて、この第
１，第２の発振器の周波数が略等し＜なつた時点で与え
られるシフトパルス信号内において、前記第１，第２の
発振器の出力に基づく信号を同期投入検出回路で論理演
算して、同期検出時点で発生する論理演算出力に基づき
前記負荷を切替えるように構成したので、安価な回路構
成で負荷の切替を同期づけて行うことができインバータ
による良好な負荷駆動が実現でき、又同期投入検出回路
がたとえ故障してもインバータの運転が不可能になるこ
とはない。
したが、種々の変更を加えることは可能であり、負荷も
誘導電動機に限らず複数台のインバータの切替により順
次駆動されるものに適用し得る。以上述べてきたように
本発明に係る複数台インバータの負荷切替回路は、固別
の第１，第２の発振器を有する第１，第２のインバータ
の出力を切替えて負荷を駆動するものにおいて、この第
１，第２の発振器の周波数が略等し＜なつた時点で与え
られるシフトパルス信号内において、前記第１，第２の
発振器の出力に基づく信号を同期投入検出回路で論理演
算して、同期検出時点で発生する論理演算出力に基づき
前記負荷を切替えるように構成したので、安価な回路構
成で負荷の切替を同期づけて行うことができインバータ
による良好な負荷駆動が実現でき、又同期投入検出回路
がたとえ故障してもインバータの運転が不可能になるこ
とはない。
このように多数台のインバータを順次駆動して頻繁に負
荷を切替える装置に供してその工業的価値は高い。
荷を切替える装置に供してその工業的価値は高い。
第１図は本発明に係る複数台インバータの負荷切替回路
の概略構成図であり、第２図は第１，図における同期投
入検出回路の具体的な回路例であり、第３図は第２図に
示される回路例のタイムチヤートである。 ２０，１２０・・・夫々第１，第２の発振器、３０，１
３０・・・夫々第１，第２のリングカウンタ、４０，１
４０・・・夫々第１，第２のインバータ、５０・・・負
荷、６０・・・切替接点、１００・・・同期投入検出回
路。
の概略構成図であり、第２図は第１，図における同期投
入検出回路の具体的な回路例であり、第３図は第２図に
示される回路例のタイムチヤートである。 ２０，１２０・・・夫々第１，第２の発振器、３０，１
３０・・・夫々第１，第２のリングカウンタ、４０，１
４０・・・夫々第１，第２のインバータ、５０・・・負
荷、６０・・・切替接点、１００・・・同期投入検出回
路。
Claims (1)
- １ 個別の第１、第２の発振器を有する第１、第２のイ
ンバータの出力を切替えて負荷を駆動するものにおいて
、前記第１の発振器と第１のインバータ間に設けられた
第１のリングカウンタと、前記第２の発振器と第２のイ
ンバータ間に設けられた第２のリングカウンタと、前記
第１及び第２のリングカウンタの出力、前記第２の発振
器の出力及び所定の同期化投入指令に基づいて第１、第
２の発振器の同期投入時点でインバータ出力を切替える
指令を発生する同期投入検出回路とを備え、該同期投入
検出回路を前記同期化投入指令の微分信号をプリセット
入力としシフトパルス信号を出力する第１の記憶回路と
、該第１の記憶回路からのシフトパルス信号と第２のリ
ングカウンタの出力信号を微分して得られたパルス信号
とが入力された時インヒビツト状態が解放され、第１の
リングカウンタの微分出力信号とパルス中がインバータ
の転流期間中に相当する第２の発振器の出力を反転した
信号とのＡＮＤ条件をとる論理演算部と、該論理演算部
の出力をプリセット入力とし切替完了指令によりセット
される第２の記憶回路と、該第２の記憶回路の出力によ
りインバータ出力切替接点を駆動する手段とから構成し
たことを特徴とする複数台インバータの負荷切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51160333A JPS5951216B2 (ja) | 1976-12-28 | 1976-12-28 | 複数台インバ−タの負荷切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51160333A JPS5951216B2 (ja) | 1976-12-28 | 1976-12-28 | 複数台インバ−タの負荷切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5383019A JPS5383019A (en) | 1978-07-22 |
| JPS5951216B2 true JPS5951216B2 (ja) | 1984-12-12 |
Family
ID=15712691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51160333A Expired JPS5951216B2 (ja) | 1976-12-28 | 1976-12-28 | 複数台インバ−タの負荷切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951216B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062830A (ja) * | 1983-09-16 | 1985-04-11 | 株式会社東芝 | 複数台並列運転インバ−タの同期制御装置 |
-
1976
- 1976-12-28 JP JP51160333A patent/JPS5951216B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5383019A (en) | 1978-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5072134A (en) | Internal voltage converter in semiconductor integrated circuit | |
| US3518516A (en) | Stepping motor constant velocity drive | |
| US4945300A (en) | Power source control apparatus | |
| CA1139361A (en) | Control system for polyphase loads | |
| JPS5951216B2 (ja) | 複数台インバ−タの負荷切替回路 | |
| US4692679A (en) | Pulse motor | |
| JP4240657B2 (ja) | 計数装置及びその駆動方法 | |
| US5164650A (en) | Control device for stepping motor | |
| US4371794A (en) | Monolithic integrated circuit | |
| US3328598A (en) | Semi-conductor switching circuit with automatic unlock | |
| JP2548778Y2 (ja) | ワイパーの制御回路 | |
| US4429278A (en) | Multi-function time delay relay | |
| JPS634440B2 (ja) | ||
| US4235072A (en) | Motor drive circuit in digital type electronic time piece | |
| JP2995804B2 (ja) | スイッチングレギュレータのソフトスタート回路 | |
| JPS5615190A (en) | Abnormality detection of step motor | |
| JPH0731567B2 (ja) | クロック制御回路 | |
| JPS5834844Y2 (ja) | 位相比較回路 | |
| SU746948A1 (ru) | Накопительный делитель частоты | |
| JPS61140876A (ja) | 半導体集積回路装置 | |
| KR960019371A (ko) | 하이브리드 릴레이 | |
| SU738075A1 (ru) | Регулируемый мостовой инвертор | |
| JPH0741762U (ja) | 磁気ディスク装置用ステップパルス生成回路 | |
| JP2516899Y2 (ja) | コーナーポールの制御回路 | |
| JPH0763146B2 (ja) | スタンバイ回路 |